特許

J-GLOBAL ID：200903027531360320

半導体装置およびその製造方法

発明者： 朝日 直子
出願人/特許権者： 株式会社東芝 ,  東芝マイクロエレクトロニクス株式会社
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-109915
公開番号（公開出願番号）：特開平5-304258
出願日： 1992年04月28日
公開日（公表日）： 1993年11月16日
要約：

【要約】【目的】この発明は、MOS型FETとジャンクションFETとを混載することにより、入出力段のトランジスタを微細化しても1/fノイズを小さくする。【構成】P型シリコン基板15にNタイプウェル18,19 を形成し、P型の不純物を添加することにより、前記NMOS領域16b および前記Nタイプウェル19それぞれにNMOSのチャネル領域およびジャンクションFETのチャネル領域23を形成し、前記P型シリコン基板15の表面上にゲート酸化膜24を設け、このゲート酸化膜24の上にPMOSおよびNMOSそれぞれのゲート電極25a,25b を設け、N型の不純物を添加することにより、NMOSのソース・ドレイン領域の拡散層32およびジャンクションFETのゲート33を形成し、P型の不純物を添加することにより、PMOSのソース・ドレイン領域36およびジャンクションFETのソース・ドレイン領域の拡散層37を形成している。従って、1/fノイズを小さくできる。

請求項（抜粋）：

ジャンクションFET領域および第1、第2のMOS型FET領域を有する半導体基板と、前記第2のMOS型FET領域に形成されたウェルと、前記第1のMOS型FET領域および前記ジャンクションFET領域それぞれに形成された第1および第2のチャネル領域と、前記第1のMOS型FET領域および前記ウェルの上に設けられた第1および第2のゲート酸化膜と、前記第1および第2のゲート酸化膜それぞれの上に設けられた第1および第2のゲート電極と、前記第1のMOS型FET領域および前記第2のチャネル領域それぞれに形成された第1のソース・ドレイン領域およびジャンクションFETのゲートと、前記ウェルおよび前記第2のチャネル領域それぞれに形成された第2のソース・ドレイン領域および第3のソース・ドレイン領域と、を具備することを特徴とする半導体装置。