特許

J-GLOBAL ID：200903027563313812

半導体集積回路

発明者： 角崎 学 ,  北野 純 ,  柳沢 一正 ,  山村 雅宏
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平6-297909
公開番号（公開出願番号）：特開平8-139204
出願日： 1994年11月07日
公開日（公表日）： 1996年05月31日
要約：

【要約】【目的】 ワード線駆動電圧を常時供給する回路と基板電圧発生回路を備えるDRAMとその他の回路とを混載できる半導体集積回路を提供する。【構成】P型半導体基板1のN型ウェル領域2に包含されたP型ウェル領域5、N型ウェル領域3,4を供え、ウェル領域5は接地電圧以下の電圧VBBでバイアスされ、ウェル領域3は電源電圧以上の電圧VCHでバイアスされる。DRAMのメモリセルはウェル領域2を用いて構成され基板効果によるトランジスタQ21のしきい値電圧変動が抑止される。ワードドライバはウェル領域3を用いて構成されトランジスタQ23は電圧VCHをワード線駆動電圧としてワード線に供給する。混載されるその他の回路はウェル領域4及び半導体基板1に形成される。

請求項（抜粋）：

P型の半導体基板と、上記半導体基板に形成されたN型の第1ウェル領域と、第1ウェル領域に包含されて設けられたP型の第2ウェル領域と、半導体基板に設けられたN型の第3ウェル領域と、半導体基板に設けられたN型の第4ウェル領域とを供え、半導体基板と第1乃至第4ウェル領域とは夫々のPN接合部分が逆方向バイアス状態とされるものであって、半導体基板と第2のウェル領域の夫々にはNチャンネル型の複数個のMOSトランジスタが形成され、第3及び第4ウェル領域の夫々にはPチャンネル型の複数個のMOSトランジスタが形成され、第2ウェル領域は接地電圧以下の電圧によってバイアスされ、第3ウェル領域は電源電圧以上の電圧によってバイアスされるものであることを特徴とする半導体集積回路。

IPC (6件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/8244 ,  H01L 27/11 ,  H01L 27/108 ,  H01L 21/8242

FI (4件)：

H01L 27/08 321 B ,  H01L 27/10 381 ,  H01L 27/10 681 E ,  H01L 27/10 681 F