特許
J-GLOBAL ID：200903027594659474
二値化回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-342228
公開番号（公開出願番号）：特開平10-191049
出願日： 1996年12月20日
公開日（公表日）： 1998年07月21日
要約：
【要約】【課題】 カラー印刷用データ作成処理速度の向上のために誤差拡散法を用いたハーフトーン処理でのメモリーアクセス回数を少なくする二値化回路の提供。【解決手段】 二値化回路30は状態制御回路31、複数のレジスタ32、乗算器33および加算器34から構成され、メモリー13からの画素データに誤差拡散法に基づく二値化処理を行なって、その値をメモリー13に書込む。状態制御回路31はCPU11からの制御信号に基づいて複数のレジスタ32にアドレス値を与えるためのラッチ信号を生成し、また、レジスタに対する誤差データ等の書込/読み出しのタイミング信号を生成する。レジスタ32はデータを乗算器33に与え、演算結果の拡散誤差データを書込む。乗算器33はレジスタ毎に定められた重み係数と二値化誤差を乗算し、その結果を加算器34に与える。加算器34は乗算結果とレジスタの値を加算し次段のレジスタに与える。
請求項（抜粋）：
CPUおよび印刷用二値化データ作成処理における色補正処理後の濃淡色振分けされたCMYK階調ビットイメージデータを格納するメモリーとバスを介して接続する回路であって、複数のレジスタと、各レジスタに対応して設けられそれぞれのレジスタ毎に定められた重み係数を対応のレジスタの値に乗算する複数個の乗算器と、上記各レジスタを所定の順序で順序付け、順にレジスタの値と当該レジスタに対応して設けられた前記乗算器の結果とを加算して次のレジスタの値或いはバスへの出力とする加算器と、CPUからの制御信号に基づいて1画素を処理する毎に各レジスタにメモリーのアドレス値を与えるためのラッチ信号を生成し、また、各レジスタに対するデータの書込/読み出しのタイミング信号を生成する状態制御回路と、を備え、バスを介して前回の誤差データが与えられたとき、当該誤差データを保持し所定の順序で乗算および加算を繰返して順次次段のレジスタにそれぞれ保持させ、注目画素の位置における拡散誤差の総和をバスに出力するレジスタ,乗算器および加算器からなる系と、注目画素の二値化により生じた誤差をバスを介して受取り、当該誤差データを保持し所定の順序で乗算および加算を繰返して順次次段のレジスタにそれぞれ保持させ、前記メモリーに新たに書込まれるべき誤差データをバスに出力するレジスタ,乗算器および加算器からなる系と、を有することを特徴とする二値化回路。
IPC (7件)：
H04N 1/403
, G06T 5/00
, H04N 1/21
, H04N 1/60
, H04N 1/46
, H04N 7/18
, H04N 9/79
H04N 1/40 103 A
, H04N 1/21
, H04N 7/18 W
, G06F 15/68 320 A
, H04N 1/40 D
, H04N 1/46 Z
, H04N 9/79 H
