特許

J-GLOBAL ID：200903027607471860

レイアウト検証装置及びレイアウト検証方法

発明者： 鶴田 洋一 ,  ▲吉▼野 竜也 ,  古手川 博久 ,  日野 由美 ,  藤川 賢二
出願人/特許権者： 富士通株式会社 ,  富士通エルエスアイテクノロジ株式会社
代理人 (1件)： 有我 軍一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平6-042075
公開番号（公開出願番号）：特開平7-249057
出願日： 1994年03月14日
公開日（公表日）： 1995年09月26日
要約：

【要約】【目的】矩形以外の複雑な形状を有する配線パターンの寄生抵抗や寄生容量を精度よく見積もることができ、特に大規模LSIのレイアウト設計に用いて好適なレイアウト検証装置及びレイアウト検証方法の提供。【構成】半導体集積回路のレイアウト設計データから配線パターンを抽出する抽出手段と、該抽出された配線パターンを矩形に分割する第1分割手段と、該分割矩形を三角形に分割する第2分割手段と、該分割三角形を近似的に等価な抵抗又は容量に置き換える置換手段と、近似的に等価な抵抗又は容量に置き換えられた全ての分割三角形を元の配線パターンの形に組み直して配線パターン全体の合成抵抗値又は合成容量値を演算する演算手段と、を備えたことを特徴とする。

請求項（抜粋）：

半導体集積回路のレイアウト設計データから配線パターンを抽出する抽出手段(1)と、該抽出された配線パターンを矩形に分割する第1分割手段(2)と、該分割矩形を三角形に分割する第2分割手段(3)と、該分割三角形を近似的に等価な抵抗又は容量に置き換える置換手段(4)と、近似的に等価な抵抗又は容量に置き換えられた全ての分割三角形を元の配線パターンの形に組み直して配線パターン全体の合成抵抗値又は合成容量値を演算する演算手段(5)と、を備えたことを特徴とするレイアウト検証装置。