特許

J-GLOBAL ID：200903027661743710

半導体記憶装置

発明者： 大嶋 一義 ,  野田 敏史 ,  佐藤 弘 ,  岸本 次郎
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平11-096125
公開番号（公開出願番号）：特開2000-293994
出願日： 1999年04月02日
公開日（公表日）： 2000年10月20日
要約：

【要約】【課題】 大容量化されたフラッシュメモリ等の書き込み動作の低消費電力化及び高速化ならびにチップサイズの縮小を図る。【解決手段】 書き込み動作時、ローカルビット線LB0〜LBnに比較的大きな絶対値の内部電圧VWDが選択的に印加されることを必要とする2層ゲート構造型メモリセルMCを含むメモリアレイARYUを具備するフラッシュメモリ等において、書き込み動作時、センスアンプデータラッチSADLから各グローバルビット線に供給される書き込み信号のハイレベルを例えば電源電圧VCCのような比較的絶対値の小さな電位とするとともに、ローカルビット線LB0〜LBnを、書き込みデータの論理値に関係なく一斉に内部電圧VWDにプリチャージした後、スイッチMOSFETN1を介して、しかも書き込み信号に従って選択的にグローバルビット線側にディスチャージすることで、書き込みに必要な内部電圧VWDをローカルビット線LB0〜LBnに選択的に印加する。

請求項（抜粋）：

書き込み動作時、比較的小さな絶対値の書き込み信号が書き込みデータの論理値に応じて選択的に印加されるグローバルビット線と、第1のスイッチ手段を介して上記グローバルビット線に選択的に接続されるローカルビット線と、上記ローカルビット線に結合され、書き込み動作時、該ローカルビット線に比較的大きな絶対値の第1の電圧が書き込みデータの論理値に応じて選択的に印加されることを必要とする2層ゲート構造型のメモリセルとを含むメモリアレイを具備するものであって、かつ、上記ローカルビット線が書き込みデータの論理値に関係なく上記第1の電圧にプリチャージされた後、上記書き込み信号に従って選択的にディスチャージされることにより、上記第1の電圧が選択的に上記ローカルビット線に印加されることを特徴とする半導体記憶装置。

Fターム (8件)：

5B025AA02 ,  5B025AB01 ,  5B025AD03 ,  5B025AD04 ,  5B025AD11 ,  5B025AD15 ,  5B025AE05 ,  5B025AE06