特許

J-GLOBAL ID：200903027662874249

アレイビルトインセルフテスト(ABIST)システム、半導体チップのビルトインセルフテストシステム、及びメモリアレイのテスト方法

発明者： エリック リー ヘドバーグ ,  ギャレット スティーヴン コーク
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 頓宮 孝一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-240390
公開番号（公開出願番号）：特開平5-205497
出願日： 1992年09月09日
公開日（公表日）： 1993年08月13日
要約：

【要約】【目的】 半導体チップに改良されたアレイビルトインセルフテスト(ABIST)システムを提供する。【構成】 各列の不良セルを識別するため一方向に沿ってアレイをテストし、第1レジスタ(16)に不良セルをもつ列アドレスを記憶する。記憶した列アドレスをもつセルをマスクしながら、追加の不良セルを識別するため行又は列に沿ってアレイを更にテストする。全ての第2レジスタ(20)が行アドレスを記憶するまで第2レジスタ(20)に不良セルをもつ行アドレスを記憶する。行アドレスの記憶後、行又は列に沿ってアレイをテストし続けると共に、記憶された列又は行アドレスを有するセルをマスクする。第1レジスタ(16)の未使用のレジスタに、残りの追加の不良セルの列アドレスを記憶する。

請求項（抜粋）：

アレイビルトインセルフテスト(ABIST)システムであって、列ラインと行ラインを有し、列ラインと行ラインの交点で列ラインと行ラインに接続されるセルを備えるメモリアレイと、前記列ラインの各々に沿って所定の数の不良セルを識別するための手段と、第1レジスタ手段と、前記第1レジスタ手段に前記所定の数の不良セルをもつ列ラインの各々のアドレスを記憶するための手段と、前記第1レジスタ手段に記憶された前記列ラインのアドレスをもつ不良セルをマスクしながら、前記行ラインの各々に沿って不良セルを識別するための手段と、第2レジスタ手段と、前記第2レジスタ手段が満たされるまで前記第2レジスタ手段に不良セルをもつ行ラインの各々のアドレスを記憶し、次に前記第1レジスタ手段において前記行ラインで識別された追加の不良セルの列ラインアドレスを記憶するための手段と、を含むアレイビルトインセルフテスト(ABIST)システム。

IPC (4件)：

G11C 29/00 303 ,  G11C 29/00 301 ,  G06F 12/16 310 ,  G06F 12/16 330

引用特許：

審査官引用 (4件)

• 特開平2-087397
  
• 特開昭62-214598
  
• 特開昭62-214598
  
• 特開昭56-034198