特許

J-GLOBAL ID：200903027682056097

半導体集積回路装置およびその製造方法

発明者： 青木 英雄 ,  只木 ▲芳▼▲隆▼ ,  関口 敏宏
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-136318
公開番号（公開出願番号）：特開平9-321242
出願日： 1996年05月30日
公開日（公表日）： 1997年12月12日
要約：

【要約】【課題】 COB(キャパシタ・オーバー・ビットライン)構造を有するDRAMの製造工程を簡略化し、高速化、高性能化、高集積化を推進する。【解決手段】 メモリセル選択用MISFETQtのゲート電極8A(ワード線WL)、周辺回路のnチャネル型MISFETQnのゲート電極8Bおよびpチャネル型MISFETQpのゲート電極8Cを多結晶シリコンやポリサイドよりも低抵抗のWを含む導電膜で構成し、同一工程で形成する。また、ビット線BL1,BL2 と周辺回路の第2層目の配線30A、30BとをWを含む導電膜で構成し、同一工程で形成する。

請求項（抜粋）：

メモリセル選択用MISFETの上部にビット線を配置し、前記ビット線の上部に情報蓄積用容量素子を配置するスタックド・キャパシタ構造のメモリセルを備えたDRAMを有する半導体集積回路装置であって、前記メモリセル選択用MISFETのゲート電極およびこれに接続されるワード線と、周辺回路のMISFETのゲート電極と、周辺回路の第1層目配線とを、少なくとも1層のメタル膜を含む第1の導電層で構成し、前記ビット線と周辺回路の第2層目配線とを、少なくとも1層のメタル膜を含む第2の導電層で構成し、前記情報蓄積用容量素子の上部の配線と周辺回路の第3層目配線とを、少なくとも1層のメタル膜を含む第3の導電層で構成したことを特徴とする半導体集積回路装置。

IPC (6件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8238 ,  H01L 27/092

FI (5件)：

H01L 27/10 681 F ,  H01L 27/04 C ,  H01L 27/08 321 E ,  H01L 27/10 621 B ,  H01L 27/10 681 E