特許

J-GLOBAL ID：200903027738408048

半導体装置およびその製造方法

発明者： 森山 一郎
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2001-354030
公開番号（公開出願番号）：特開2003-158201
出願日： 2001年11月20日
公開日（公表日）： 2003年05月30日
要約：

【要約】【課題】 DRAMにおいて、ワード線の低抵抗化、接合リークの抑制、拡散層と取り出し電極とのコンタクト抵抗の低減とDRAMセルの縮小化、ワード線・取り出し電極間の耐圧確保を図るとともに、トランジスタ特性の安定化を図る。【解決手段】 半導体基板11に形成された溝14内にゲート絶縁膜16を介してワード線18が埋め込まれ、溝14の側壁における半導体基板11の表面側に拡散層19が形成された半導体装置であって、ワード線18上層に形成されたシリサイド層21と、このシリサイド層21上に溝14を埋め込むように形成されたストッパ絶縁膜75と、ワード線18上方にストッパ絶縁膜75を介してオーバラップする状態で拡散層19に接続される取り出し電極24とを備えたものである。

請求項（抜粋）：

半導体基板に形成された溝内にゲート絶縁膜を介してワード線が埋め込まれ、前記溝の側壁における前記半導体基板の表面側に拡散層が形成された半導体装置であって、前記ワード線上層に形成されたシリサイド層と、前記シリサイド層上に前記溝を埋め込むように形成されたストッパ絶縁膜と、前記ワード線上方に前記ストッパ絶縁膜を介してオーバラップする状態で前記拡散層に接続される取り出し電極とを備えたことを特徴とする半導体装置。

IPC (6件)：

H01L 21/8242 ,  H01L 21/28 ,  H01L 21/28 301 ,  H01L 21/3205 ,  H01L 21/768 ,  H01L 27/108

FI (6件)：

H01L 21/28 L ,  H01L 21/28 301 D ,  H01L 27/10 681 A ,  H01L 27/10 621 C ,  H01L 21/90 C ,  H01L 21/88 J

Fターム (65件)：

4M104AA01 ,  4M104BB01 ,  4M104DD02 ,  4M104DD07 ,  4M104DD78 ,  4M104DD84 ,  4M104EE05 ,  4M104EE17 ,  4M104FF01 ,  4M104FF14 ,  4M104GG16 ,  4M104HH16 ,  5F033HH04 ,  5F033HH25 ,  5F033HH27 ,  5F033JJ04 ,  5F033KK01 ,  5F033LL04 ,  5F033MM07 ,  5F033MM30 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ25 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ70 ,  5F033QQ73 ,  5F033RR06 ,  5F033TT06 ,  5F033VV16 ,  5F033XX10 ,  5F033XX15 ,  5F033XX31 ,  5F083AD04 ,  5F083AD10 ,  5F083AD31 ,  5F083GA02 ,  5F083GA06 ,  5F083GA09 ,  5F083JA05 ,  5F083JA14 ,  5F083JA35 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA53 ,  5F083KA01 ,  5F083KA05 ,  5F083KA20 ,  5F083MA02 ,  5F083MA06 ,  5F083MA16 ,  5F083MA17 ,  5F083MA20 ,  5F083PR06 ,  5F083PR10 ,  5F083PR29 ,  5F083PR34 ,  5F083PR36 ,  5F083PR39 ,  5F083PR40 ,  5F083PR42 ,  5F083PR52