特許

J-GLOBAL ID：200903027740430131

三重構造を有する半導体メモリー装置

発明者： 全 峻永
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 高月 猛
公報種別：公開公報
出願番号（国際出願番号）：特願平4-342143
公開番号（公開出願番号）：特開平5-251661
出願日： 1992年12月22日
公開日（公表日）： 1993年09月28日
要約：

【要約】【目的】三重構造の高集積半導体メモリー装置についてトランジスタの接合容量を減少させる。【構成】第1導電型の半導体基板上51に、第1導電型であり、それぞれ異なるウエルバイアス電圧の印加を受ける第1及び第2ウエル53、54と、第2導電型の第3ウエル52とを有する半導体メモリー装置について、第3ウエルには多数の第1導電型のMOSトランジスタ(63、64、65)を形成し、第1ウエルには少なくとも2個の直列連結の第2導電型のMOSトランジスタ61、62、を形成し、第2ウエルには第1ウエルに形成の上記第2導電型のMOSトランジスタ以外の残りの第2導電型のMOSトランジスタ(66)及び第2導電型のメモリーセル(67)を形成し且つ、第3ウエル内に第1ウエルを形成するようにしている。

請求項（抜粋）：

第1導電型の半導体基板上に、第1導電型であり、それぞれ異なるウエルバイアス電圧の印加を受ける第1及び第2ウエルと、第2導電型の第3ウエルとを有する半導体メモリー装置において、第3ウエルには多数の第1導電型のMOSトランジスタを形成し、第1ウエルには少なくとも2個の直列連結の第2導電型のMOSトランジスタを形成し、第2ウエルには第1ウエルに形成の上記第2導電型のMOSトランジスタ以外の残りの第2導電型のMOSトランジスタ及び第2導電型のメモリーセルを形成し且つ、第3ウエル内に第1ウエルを形成したことを特徴とする半導体メモリー装置。