特許

J-GLOBAL ID：200903027749670712

デコーダ回路

発明者： 松井 克晃 ,  宮本 三平 ,  石村 民弘
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平4-055764
公開番号（公開出願番号）：特開平5-258574
出願日： 1992年03月13日
公開日（公表日）： 1993年10月08日
要約：

【要約】【目的】 ロウプリデコード信号線の時定数による配線遅延の増大および消費電流の増大を少ない回路付加により解消すること。【構成】 図1は本発明によるデコーダ回路を半導体メモリのロウアドレスを指定する半導体メモリデコーダ回路に適用した実施例の構成図である。このデコーダ回路はアドレス信号100を入力し、この信号で指定されるセルアレイMCAのワード線WLを活性化する。デコード回路は、2ケのロウプリデコーダPDEC1,PDEC2、複数のセルアレイセレクタMCSn (n=1〜i)、複数のリピータアレイセレクタREPSn (n=1〜n-1)、ロウデコーダアレイDECn (n=1〜i)およびリピータアレイREPn (n=0〜i)で構成され、各リピータアレイREPの出力側が2ケのセルアレイMCAに接続されるサブデコード信号線と接続されている。

請求項（抜粋）：

第1の信号、第2の信号および第3の信号により構成される入力信号をデコードするデコーダ回路において、前記第1の信号をデコードして第1のデコード信号を出力する第1のデコード手段と、前記第2の信号をデコードして第2のデコード信号を出力する第2のデコード手段と、前記第3の信号をデコードして第3のデコード信号を出力する第3のデコード手段と、前記第1のデコード信号と第2のデコード信号を入力して第4のデコード信号を出力する複数の第4のデコード手段と、前記第1のデコード信号と第3のデコード信号を入力して第5のデコード信号を出力する複数の第5のデコード手段と、前記第4のデコード信号および第5のデコード信号を入力して第6のデコード信号を出力する複数の第6のデコード手段とを有し、前記第4のデコード手段および第5のデコード手段はそれぞれ、少なくとも1つが複数の第6のデコード手段に接続され、前記第4のデコード信号および第5のデコード信号により前記第6のデコード手段が選択されることを特徴とするデコーダ回路。

IPC (2件)：

G11C 11/413 ,  G11C 11/407

FI (2件)：

G11C 11/34 302 A ,  G11C 11/34 354 D