特許

J-GLOBAL ID：200903027762406838

半導体装置の製造方法

発明者： 佐藤 年洋
出願人/特許権者： シチズン時計株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平6-076998
公開番号（公開出願番号）：特開平7-283323
出願日： 1994年04月15日
公開日（公表日）： 1995年10月27日
要約：

【要約】【構成】 半導体基板1上にゲート酸化膜8と多結晶シリコン膜9とを形成する工程と、多結晶シリコン膜9に不純物を添加し、N型多結晶シリコン膜10とP型多結晶シリコン膜11を形成する工程と、全面に薄い膜厚の高融点金属合金膜13を形成し、フォトエチングによりN型多結晶シリコン膜10上にのみ高融点金属合金膜13を形成する工程と、フォトエッチングによりゲート電極配線を形成する工程を有する。【効果】 N型多結晶シリコン膜とP型多結晶シリコン膜のエッチング時間の差が是正される。このため、エッチング速度の速いN型多結晶シリコン膜が除去された後、その下層にあたるゲート酸化膜が不必要にエッチング雰囲気にさらされるのを抑制することができ、特性劣化のない半導体装置を得ることができる。

請求項（抜粋）：

半導体基板上にPウェルとNウェルを形成する工程と、選択酸化によりフィールド酸化膜を形成した後、ゲート酸化膜と多結晶シリコン膜を形成する工程と、多結晶シリコン膜に不純物を添加し、N型多結晶シリコン膜とP型多結晶シリコン膜とを形成する工程と、全面に高融点金属合金膜を形成し、フォトエッチングによりN型多結晶シリコン膜上にのみ高融点金属合金膜を形成する工程と、フォトエッチングによりゲート電極配線を形成する工程と、ゲート電極配線とフィールド酸化膜との整合した領域にソースドレイン領域となるN型拡散層とP型拡散層とを形成する工程と、全面に層間絶縁膜を形成し、所定の領域にコンタクトホールを形成する工程と、コンタクトホールを介し半導体基板と接続する配線を形成する工程を有することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/285 301 ,  H01L 21/3065

FI (3件)：

H01L 27/08 321 D ,  H01L 21/302 J ,  H01L 27/08 321 Z