特許
J-GLOBAL ID：200903027833663578
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-091741
公開番号（公開出願番号）：特開平6-310538
出願日： 1993年04月20日
公開日（公表日）： 1994年11月04日
要約：
【要約】【目的】 リセス内に断面T型のゲート電極を形成する工程を有する半導体装置の製造方法において、微細で、かつゲート抵抗の小さいT型ゲートの機械的強度を上げ、素子の信頼性を向上させる。【構成】 T型ゲート電極形成において、先にリセスパターン形成用レジスト4を用いて第1のリセス1aを形成し、その後、上記レジスト4を除去して上記リセス1a内に開口を有する下層レジスト6を,及び該レジスト6の上に上層レジスト7を積層し、これらレジスト6,7をマスクとしてゲート金属を蒸着,リフトオフしてゲート電極8を形成する。【効果】 ゲートの断線,剥離がなく、素子の信頼性が向上する。
請求項（抜粋）：
半導体基板上に形成されたリセス内に、その下層部の断面積が小さく、その上層部の断面積が大きい断面T型のゲート電極を形成する工程を有する半導体装置の製造方法において、半導体基板上にリセス形成用の第1のレジストを設けてエッチングを行い、第1のリセスを形成する工程と、上記第1のレジストを除去した後、上記第1のリセス内において所定の開口幅を有する、ゲート電極下層部形成用の第2のレジストを設ける工程と、上記第2のレジスト上にゲート電極上層部形成用の第3のレジストを設ける工程と、上記第2,第3のレジストをマスクとしてゲート金属を蒸着,リフトオフして断面T型のゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/338
, H01L 29/812
, H01L 29/50
