特許

J-GLOBAL ID：200903027851564110

コンパレータ回路装置

発明者： 磯村 博文
出願人/特許権者： 株式会社デンソー
代理人 (2件)： 佐藤 強 ,  小川 清
公報種別：公開公報
出願番号（国際出願番号）：特願2004-049548
公開番号（公開出願番号）：特開2005-244439
出願日： 2004年02月25日
公開日（公表日）： 2005年09月08日
要約：

【課題】 比較対象とする入力電圧範囲を広く取ることを可能とし、且つ、その場合の耐圧を十分保障できるように構成したコンパレータ回路装置を提供する。【解決手段】 LOCOSドレイン構造を備えるFET25,29のゲートに夫々基準電圧と入力信号電圧とを与え、夫々の電圧に応じた電流を電源Vbatより抵抗26,28及びソースを介してドレイン側に流し、夫々の電流を、FET27a,27bに流して電圧に変換する。そして、両者の電圧をコンパレータ32において比較する。FET35は、電源Vccが供給されて動作するコンパレータ32における基準電圧入力端子の電位が所定レベルを超えて上昇しようとする場合にONとなり、その電位上昇を抑えるようにクランプする。【選択図】 図1

請求項（抜粋）：

P型シリコン基板上に形成されたLOCOSドレイン構造のMOSFETを用いて構成され、入力信号電圧を基準電圧と比較した結果を示す信号を出力するコンパレータ回路装置であって、 第1電源に抵抗素子を介してソースが接続され、前記基準電圧がゲートに印加されるLOCOSドレイン構造の第1PチャネルMOSFETと、 前記第1電源に抵抗素子を介してソースが接続され、前記入力信号電圧がゲートに与えられるLOCOSドレイン構造の第2PチャネルMOSFETと、 前記第1,第2PチャネルMOSFETのドレインとグランドとの間に接続されるカレントミラー回路と、 前記第1,第2PチャネルMOSFETのドレインに基準電圧入力端子と比較電圧入力端子とが夫々接続され、前記第1電源電圧よりも低圧となる第2電源が供給されて2つの入力端子電圧を比較する動作をなす比較動作部と、 この比較動作部の基準電圧入力端子側に配置され、当該端子の電位が所定レベルを超えて上昇しようとする場合にクランプ動作をなす電圧クランプ手段とで構成されることを特徴とするコンパレータ回路装置。

IPC (5件)：

H03K5/08 ,  H01L21/822 ,  H01L21/8238 ,  H01L27/04 ,  H01L27/092

FI (3件)：

H03K5/08 E ,  H01L27/04 H ,  H01L27/08 321L

Fターム (17件)：

5F038BB05 ,  5F038BH07 ,  5F038BH15 ,  5F038DF01 ,  5F038EZ20 ,  5F048AA05 ,  5F048AB06 ,  5F048AB10 ,  5F048AC03 ,  5F048BB20 ,  5F048BC03 ,  5J039DA08 ,  5J039DA12 ,  5J039KK00 ,  5J039KK18 ,  5J039LL06 ,  5J039MM00

引用特許：

出願人引用 (2件)

• 特許第2981717号公報
  
• 特許第3041354号公報