特許

J-GLOBAL ID：200903027853945545

パルス幅整形回路

発明者： 須田 昌克
出願人/特許権者： 株式会社アドバンテスト
公報種別：公開公報
出願番号（国際出願番号）：特願平9-108447
公開番号（公開出願番号）：特開平10-303709
出願日： 1997年04月25日
公開日（公表日）： 1998年11月13日
要約：

【要約】【課題】整形された出力パルス信号の出力タイミングがより安定なパルス幅整形回路を実現。【解決手段】入力パルス信号を受け、第1遅延素子からの遅延パルス信号を受けて、両信号を論理和して出力する加算手段と、該加算手段の加算パルス信号を受けて所定遅延量を遅延して出力する第2遅延素子と、入力パルス信号を受け、該第2遅延素子からの遅延パルス信号を受けて、入力パルス信号が有る場合に該第2遅延素子からの遅延パルス信号の出力を禁止し、入力パルス信号が無い場合に該第2遅延素子からの遅延パルス信号を出力するゲート手段。

請求項（抜粋）：

入力パルス信号を受けて所定遅延量を遅延して出力する第1遅延素子と、入力パルス信号を受け、第1遅延素子からの遅延パルス信号を受けて、両信号を論理和して出力する加算手段と、該加算手段の加算パルス信号を受けて所定遅延量を遅延して出力する第2遅延素子と、入力パルス信号を受け、該第2遅延素子からの遅延パルス信号を受けて、入力パルス信号が有る場合に該第2遅延素子からの遅延パルス信号の出力を禁止し、入力パルス信号が無い場合に該第2遅延素子からの遅延パルス信号を出力するゲート手段と、以上を具備していることを特徴としたパルス幅整形回路。