特許
J-GLOBAL ID：200903027856209408
汎用I2Cスレーブ送信器/受信器ステートマシン
発明者：
,
出願人/特許権者：
代理人 (3件)：
津軽 進
, 宮崎 昭彦
, 笛田 秀仙
公報種別：公表公報
出願番号（国際出願番号）：特願2003-511112
公開番号（公開出願番号）：特表2004-534322
出願日： 2002年06月14日
公開日（公表日）： 2004年11月11日
要約：
I2Cバスに対するスレーブインタフェイスを制御するためのロバストなステートマシンがもたらされる。ステートマシンは、I2C規格のスレーブデバイスプロトコルを施すと共に異常なマスタデバイスの動作からの回復をもたらすように構成される。本発明によれば、スレーブデバイスにおけるステートマシンの状態遷移は、開始状態が検出される場合を除いて、I2CバスのSCLラインのマスタデバイス制御によって制御される。前記ステートマシンは、自身の現在の状態にかかわらず、I2Cバス上の開始状態に非同期に応答して、自身を、知られている状態にするように構成される。開始状態に後続する知られている状態において、スレーブデバイスはI2Cバスへのいかなる送信も終了させる。それによって、バス上において引き続いて起こる干渉が最小限化される。
請求項（抜粋）：
I2Cバスに、及びI2Cバスからデータを供給又は受信するように構成される機能素子と、
前記機能素子及び前記I2Cバスに可動的に結合され、前記機能素子と前記I2Cバスとの間のデータ通信を容易にするように構成されるインタフェイスと
を有するデバイスであって、
前記インタフェイスは、
アイドル状態、アドレス状態、データロード状態、データ送信状態、データ消去状態、データ受信状態、及び開始状態を含む複数の状態
を含む前記インタフェイスを制御するように構成されるステートマシン
を有し、
前記ステートマシンは、
前記I2Cバス上の開始信号の検出時に前記開始状態に非同期に入り、
前記I2Cバス上のリセット信号の検出時に前記アイドル状態に非同期に入り、
前記I2Cバス上の複数のクロック信号の各々の受信時に、
前記ステートマシンが前記開始状態にある場合、前記アドレス状態に入り、
前記ステートマシンが前記アドレス状態にあると共に読み出しコマンドが前記I2Cバスから受信される場合、前記データロード状態に入り、
前記ステートマシンが前記データロード状態にある場合、前記データ送信状態に入り、
前記ステートマシンが前記アドレス状態にあると共に書き込みコマンドが前記I2Cバスから受信される場合、前記データ消去状態に入り、
前記ステートマシンが前記データ消去状態にある場合、前記データ受信状態に入る
ように構成されるデバイス。
IPC (1件)：
FI (1件)：
Fターム (4件)：
5B077AA01
, 5B077AA21
, 5B077AA31
, 5B077NN02
