特許
J-GLOBAL ID：200903027904575179
電子部品素子の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
岡田 和秀
公報種別：公開公報
出願番号（国際出願番号）：特願平5-021155
公開番号（公開出願番号）：特開平6-237136
出願日： 1993年02月09日
公開日（公表日）： 1994年08月23日
要約：
【要約】【目的】 膜厚が3μm以上と厚い酸化膜や金属膜などによっても微細なパターンを精度よく形成することができる電子部品素子の製造方法を提供する。【構成】 下地1上の被エッチング膜2を第1レジスト膜4で覆い、かつ、該第1レジスト膜4上に被エッチング膜2との選択比が高い高選択比薄膜5を堆積した後、該高選択比薄膜5を第2レジスト膜6で覆う工程と、第2レジスト膜6をパターニングした後、該第2レジスト膜6をマスクとして高選択比薄膜5をエッチングする工程と、第2レジスト膜6を剥離した後、高選択比薄膜5を介して第1レジスト膜4をパターニングする工程と、高選択比薄膜5をマスクとして被エッチング膜2を反応性イオン・エッチングする工程と、第1レジスト膜4の剥離と同時に、高選択比薄膜5を除去する工程とを含むことを特徴とする電子部品素子の製造方法である。
請求項（抜粋）：
下地(1)上の被エッチング膜(2)を第1レジスト膜(4)で覆い、かつ、該第1レジスト膜(4)上に被エッチング膜(2)との選択比が高い高選択比薄膜(5)を堆積した後、該高選択比薄膜(5)を第2レジスト膜(6)で覆う工程と、第2レジスト膜(6)をパターニングした後、該第2レジスト膜(6)をマスクとして高選択比薄膜(5)をエッチングする工程と、第2レジスト膜(6)を剥離した後、高選択比薄膜(5)を介して第1レジスト膜(4)をパターニングする工程と、高選択比薄膜(5)をマスクとして被エッチング膜(2)を反応性イオン・エッチングする工程と、第1レジスト膜(4)の剥離と同時に、高選択比薄膜(5)を除去する工程とを含むことを特徴とする電子部品素子の製造方法。
IPC (3件)：
H03H 3/08
, C23F 4/00
, H01L 21/302
