特許

J-GLOBAL ID：200903027907019102

半導体装置の製造方法

発明者： 浦山 丈裕
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-003469
公開番号（公開出願番号）：特開平5-190854
出願日： 1992年01月13日
公開日（公表日）： 1993年07月30日
要約：

【要約】【目的】 上下ゲート型FET の製法に関し,製造工程数の低減を目的とする。【構成】 基板またはその上に形成されたされた絶縁膜1の上に,スペーサ膜2を被着し,ゲート長L方向に幅を有する帯状にパターニングする工程と,該スペーサ膜2を覆って該基板上に半導体膜3を被着し,ゲート長に垂直な方向にゲート幅Wを有する帯状にパターニングする工程と,該半導体膜に対して選択的にエッチングが可能なエッチング法によりスペーサ膜2を除去する工程と,該半導体膜3の露出部にゲート絶縁膜4を形成する工程と,該ゲート絶縁膜4を覆ってゲート材料膜を被着し,ゲート長Lの幅を有する帯状にパターニングして上下のゲート電極5を形成し,該ゲート電極5をマスクにして該半導体膜と反対の不純物を該半導体膜3内に導入してソース/ドレイン領域3Aを形成する工程とを有するように構成する。

請求項（抜粋）：

基板表面あるいは基板上に形成されたされた絶縁膜(1) の上に,スペーサ膜(2) を被着し,ゲート長L方向に幅を有する帯状にパターニングする工程と,該スペーサ膜(2) を覆って該基板上に半導体膜(3)を被着し,ゲート長に垂直な方向にゲート幅Wを有する帯状にパターニングする工程と,該半導体膜に対して選択的にエッチングが可能なエッチング法によりスペーサ膜(2) を除去する工程と,該半導体膜(3)の露出部にゲート絶縁膜(4)を形成する工程と,該ゲート絶縁膜(4)を覆ってゲート材料膜を被着し,ゲート長Lの幅を有する帯状にパターニングして上下のゲート電極(5) を形成し,該ゲート電極(5) をマスクにして該半導体膜と反対の不純物を該半導体膜(3)内に導入してソース/ドレイン領域(3A)を形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 29/784 ,  H01L 27/11

FI (2件)：

H01L 29/78 311 G ,  H01L 27/10 381

引用特許：

審査官引用 (1件)

• 空気調和機
  公報種別：公開公報   出願番号：特願平3-269478   出願人：三洋電機株式会社