半導体メモリ装置のロー冗長方法及びそのための回路

発明者：
出願人/特許権者：
代理人 (1件)：高月猛
公報種別：公開公報
出願番号（国際出願番号）：特願平6-284712
公開番号（公開出願番号）：特開平7-192491
出願日： 1994年11月18日
公開日（公表日）： 1995年07月28日
要約：

【要約】【目的】ダブルローデコーダを採用した半導体メモリ装置について、冗長効率が高く歩留りを向上させ得るロー冗長回路を提供する。【構成】ヒューズボックス46、48は、メモリセルアレイブロック32の両側に配置されたスペアローデコーダ42、44に対し1つずつ設けられ、それぞれメインローデコーダ38、40に入力されるローアドレス信号をすべて入力とし、ヒューズによる冗長プログラムで不良該当アドレス指定時にスペアローデコーダを動作させる制御信号RED1、RED2を出力する。ロー冗長制御回路50は、制御信号RED1、RED2に応じてメインローデコーダの動作抑止を行うと共にスペアローデコーダを動作可能とする。従来ではローデコーダ38のワード線52A、52B及び56A、56Bの両方が短絡不良の場合、スペアローデコーダ44を使用することができず冗長を行えなかったが、本発明によると、スペアローデコーダ42、44を両方とも動作させて冗長を行え冗長効率が向上する。

請求項（抜粋）：

各メモリセルアレイブロックの両側に配置された第1及び第2メインローデコーダと、これらメインローデコーダに対応させて設けた第1及び第2スペアローデコーダと、を有する半導体メモリ装置のロー冗長回路であって、メモリセルアレイブロックに対するローアドレス信号をすべて入力とし、各ローアドレス信号の入力経路に設けたヒューズの切断により冗長プログラムを行うようにされ、不良該当アドレス信号の入力時に第1スペアローデコーダに制御信号を出力する第1ヒューズボックスと、メモリセルアレイブロックに対するローアドレス信号をすべて入力とし、各ローアドレス信号の入力経路に設けたヒューズの切断により冗長プログラムを行うようにされ、不良該当アドレス信号の入力時に第2スペアローデコーダに制御信号を出力する第2ヒューズボックスと、第1及び第2ヒューズボックスによる各制御信号を受け、これに応答して第1及び第2メインローデコーダを非活性化すると共に第1及び第2スペアローデコーダを動作可能とする冗長制御信号を発生するロー冗長制御回路と、を備えることを特徴とするロー冗長回路。

引用特許：

審査官引用 (3件)

半導体記憶装置
公報種別：公開公報出願番号：特願平4-246831 出願人：三菱電機株式会社
特開平2-246149
特開平2-246149

前のページに戻る