特許

J-GLOBAL ID：200903027919309726

PLL発振回路

発明者： 瀬古 公一
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 池内 寛幸 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-174982
公開番号（公開出願番号）：特開平11-027143
出願日： 1997年06月30日
公開日（公表日）： 1999年01月29日
要約：

【要約】【課題】 回路面積の増大及び回路の複雑化を伴うD/A変換器及びロック記憶回路を用いることなく、リセット解除直後の周波数引込み時間の短縮が可能なPLL発振回路を提供する。【解決手段】 リセット解除に伴って動作を開始するPLL発振回路において、リセット信号に所定の遅延時間を与えるためのカウンタ回路12と、このカウンタ回路12から出力された遅延リセット信号によって動作開始が制御され、基準クロック信号と出力クロック信号との位相を比較する位相比較器11と、前記位相比較器の出力に応じた電圧信号を生成する回路2,3と、前記電圧信号によって制御される周波数の出力クロック信号を生成する電圧制御発信器4とが設けられている。

請求項（抜粋）：

リセット解除に伴って動作を開始するPLL発振回路であって、リセット信号に所定の遅延時間を与えるためのカウンタ回路と、このカウンタ回路から出力される遅延リセット信号によって動作開始が制御され、基準クロック信号と出力クロック信号との位相を比較する位相比較器と、前記位相比較器の出力に応じた電圧信号を生成する回路と、前記電圧信号によって制御される周波数の出力クロック信号を生成する電圧制御発信器とを備えているPLL発振回路。