特許
J-GLOBAL ID：200903027922054054
ラッチアップ防止電源回路
発明者：
出願人/特許権者：
代理人 (1件)：
松浦 憲三
公報種別：公開公報
出願番号（国際出願番号）：特願平6-313296
公開番号（公開出願番号）：特開平8-171429
出願日： 1994年12月16日
公開日（公表日）： 1996年07月02日
要約：
【要約】【目的】電源投入時にこの電源と異なる既に立ち上がっている電源を使用してラッチアップ発生電圧を越えないよう制御し、電源電圧との電圧差がラッチアップ発生電圧以内である電圧を生成するラッチアップ防止電源回路を提供することを目的とする。【構成】5V電源から4.6Vの電圧を発生するラッチアップ防止電源回路において、5V電源より先に立ち上がっている12V電源をトランジスタQ3を介して出力端子に接続し、5V電源の立ち上がり開始時には12V電源から電流を供給できるようにしている。5V電源が投入されると、まずトランジスタQ3がONになり12V電源から電流が流れる。時間が経過してトランジスタQ1が動作可能な電圧まで5V電源が立ち上がると、トランジスタQ1がONになり5V電源から電流が供給される。これによって、ラッチアップ防止電源回路の出力電圧は5V電源の電圧の立ち上がりに伴って上昇し、電源立ち上がり時のラッチアップが防止される。
請求項（抜粋）：
少なくとも第1の電圧、第2の電圧を発生する複数の電源系統を有し、電源投入時には第1の電圧よりも第2の電圧が先に立ち上がるように制御される電源回路において、前記第1の電圧及び第2の電圧をそれぞれ入力するとともに出力側が接続された第1及び第2のトランジスタと、第1の電圧よりもその電圧差がラッチアップ発生電圧値以内である第3の電圧を得るべく前記第1及び第2のトランジスタを制御する制御手段であって、前記第1の電圧の立ち上がり時に前記第2のトランジスタを制御し、前記第1の電圧の立ち上がりによって前記第1のトランジスタが動作可能になると、第1のトランジスタを制御する制御手段と、を備えたことを特徴とするラッチアップ防止電源回路。
IPC (4件)：
G05F 1/56 310
, G03G 21/00 398
, H03K 19/003
, H03K 19/0948
