特許

J-GLOBAL ID：200903027931055241

共有バス調停機構

発明者： 鈴木 裕美
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-292835
公開番号（公開出願番号）：特開平6-139189
出願日： 1992年10月30日
公開日（公表日）： 1994年05月20日
要約：

【要約】 (修正有)【目的】複数プロセッサを有するシステムにおいて、共有バスの有効利用度を改善する。【構成】共有のアドレスバス及びデータバスを備えるマルチプロセッサシステムにおいて、共有バスにアクセスするアドレス及び、ステータスサンプリング信号102を出力するバス調停回路3、バスステータス104を入力し、ステータスサンプリング信号102に同期する形でバスステータス104をデコードするプロセッサステータス検出回路6、デコードされたバスステートTi に応じて出力される駆動信号により駆動され、動作クロックを変調して出力するCPU(1) クロック変調回路7、並びにCPU(1) 1及びCPU(2) 2より出力されるアドレス及びデータを入力して、ステータスサンプリング信号102を介してアドレス及びデータを選択して共有バスに出力するアドレスバス切替回路4及びデータバス切替回路5を少なくとも備える。

請求項（抜粋）：

複数のプロセッサに対応して共有バスを備えるマルチプロセッサシステムにおいて、所定のシステムクロックを受けて、複数のCPUより出力されて前記共有バスにアクセスするアドレスおよびデータを切替えるための制御信号として、ステータスサンプリング信号を出力するバス調停回路と、一つのCPU(1) より入力されるバスステータスを入力し、前記ステータスサンプリング信号に同期する形で当該バスステータスをデコードするプロセッサステータス検出回路と、前記プロセッサステータス検出回路においてデコードされたバスステートTiに応じて出力される駆動信号により駆動され、前記CPU(1) に対する動作クロックを変調して出力するCPU(1) クロック変調回路と、前記共有バスに対してアクセスするために、複数のCPUより出力されるアドレスおよびデータを入力して、前記ステータスサンプリング信号を介して一つのCPUより出力されるアドレスおよびデータを選択して前記共有バスに出力するアドレス/データ選択回路と、を少なくとも備えることを特徴とする共有バス調停機構。

IPC (3件)：

G06F 13/362 510 ,  G06F 15/16 360 ,  G06F 13/28 310