特許
J-GLOBAL ID：200903027950067161
半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平4-292082
公開番号（公開出願番号）：特開平6-119778
出願日： 1992年10月06日
公開日（公表日）： 1994年04月28日
要約：
【要約】【目的】 外部で参照されるべきテスト結果の出力サイクルを、読出し動作サイクル時間よりも長くできる半導体集積回路を提供することにある。【構成】 テストモードにおいてメモリセルアレイから読出したデータが期待値データに一致するか否かを判定して、その判定結果を読出しサイクル毎に出力する判定回路4を有する。マスタ段を構成する第1のデータラッチ50が各読出しサイクル毎に判定結果を逐次貯えていくとき、第2のデータラッチ51はそれ以前に判定された複数読出しサイクル分の判定結果をラッチし、これを並列的に外部に出力可能にする。外部端子が4個、第1及び第2のデータラッチが夫々4ビットとすると、第2のデータラッチは、4読出しサイクル分の各判定結果を、並列的に4読出しサイクルに亘って外部に出力する。
請求項（抜粋）：
外部に対して複数ビットのデータを並列的出力するための複数個の外部端子を備えた半導体集積回路であって、データの書き込み読出し可能なメモリセルを複数個配置したメモリセルアレイと、テストのための期待値データを保持する保持手段と、前記メモリセルアレイから読出したデータが前記保持手段の期待値データに一致するか否かを判定して、その判定結果を読出しサイクル毎に出力する判定回路と、判定回路の出力ビットを読出しサイクルに同期して別々に保持する複数ビットの第1のデータラッチ手段と、該第1のデータラッチ手段にラッチされた複数読出しサイクル分のラッチデータを一括してラッチする第2のデータラッチ手段と、該第2のデータラッチ手段がラッチしたデータを並列的に前記外部端子から出力させる出力手段と、を備えて成るものであることを特徴とする半導体集積回路。
IPC (2件)：
G11C 11/401
, G11C 29/00 303
