特許
J-GLOBAL ID：200903027959428078
半導体集積回路装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
徳若 光政
公報種別：再公表公報
出願番号（国際出願番号）：JP1999003523
公開番号（公開出願番号）：WO2001-003190
出願日： 1999年06月30日
公開日（公表日）： 2001年01月11日
要約：
【要約】複数のビット線と、複数の読み出し用第1ワード線及び書き込み用第2ワード線の交点において、情報電荷を記憶する記憶キャパシタに対して、上記第1ワード線にゲートが接続され、一方のソース-ドレインが上記記憶キャパシタの記憶ノードに接続された読み出し用スイッチMOSFETと、上記第2ワード線にゲートが接続され、ソース-ドレイン経路が上記ビット線と上記記憶キャパシタの記憶ノードに接続された書き込み用スイッチMOSFETと、上記読み出し用のスイッチMOSFETが形成された半導体領域をコレクタとし、上記読み出し用スイッチMOSFETの他方のソース-ドレインをベースとし、かかるベース領域内に形成されたエミッタが上記ビット線に接続されてなる増幅トランジスタからなるメモリセルを配置する。
請求項（抜粋）：
複数のビット線と、 複数の読み出し用第1ワード線と、 複数の書き込み用第2ワード線と、 上記ビット線と第1及び第2ワード線の交点にそれぞれ配置され、情報電荷を記憶する記憶キャパシタと、上記第1ワード線にゲートが接続され、一方のソース-ドレインが上記記憶キャパシタの記憶ノードに接続された読み出し用スイッチMOSFETと、上記第2ワード線にゲートが接続され、ソース-ドレイン経路が上記ビット線と上記記憶キャパシタの記憶ノードに接続された書き込み用スイッチMOSFETと、上記読み出し用のスイッチMOSFETが形成された半導体領域をコレクタとし、上記読み出し用スイッチMOSFETの他方のソース-ドレインをベースとし、かかるベース領域内に形成されたエミッタが上記ビット線に接続されてなる増幅トランジスタとからなるメモリセルとを含む半導体記憶回路を備えてなることを特徴とする半導体集積回路装置。
IPC (2件)：
FI (2件)：
H01L 27/10 435
, H01L 21/82 D
