特許

J-GLOBAL ID：200903028004890911

演算回路、演算方法、及びプログラム記録媒体

発明者： 中野 稔久
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 中島 司朗
公報種別：公開公報
出願番号（国際出願番号）：特願2001-032336
公開番号（公開出願番号）：特開2002-236581
出願日： 2001年02月08日
公開日（公表日）： 2002年08月23日
要約：

【要約】【課題】 本発明は、複数桁からなる被乗数と1桁の乗数との乗算を含む演算を従来よりも高速に実行する、従来よりも小規模な演算回路を提供する。【解決手段】 演算回路100において、乗算回路181は、被乗数Aの1つの桁aiと乗数bとを乗じて2桁の積を算出する。加算回路184は、前記積の下1桁と、レジスタ182に記憶されている数と、レジスタ183に記憶されている数とを加算し、(A×b)の1つの桁と桁上がり値とを算出する。レジスタ182は、初期値として0を保持し、前記加算が行われた場合に、前記積の上1桁を記憶する。レジスタ183は、初期値として0を保持し、前記桁上がり値を記憶する。制御回路190は、前述した各構成要素に対しタイミングクロックを含む制御信号を出力することにより、被乗数Aの各桁について前述の動作を実行する。

請求項（抜粋）：

複数桁からなる数Aと1桁の数bとの乗算において、前記数Aの1つの桁aと前記数bとの積を用いて数(A×b)の1つの桁dを算出する演算回路であって、1桁の数を記憶している第1レジスタと、1ビットの数を記憶している第2レジスタと、前記桁aと前記数bとを乗じて2桁からなる積を算出する乗算回路と、前記算出された積の下1桁と、前記第1レジスタの内容と、前記第2レジスタの内容とを加算することにより、前記桁dと1ビットの桁上がり値とを算出する加算回路とを備え、前記第1レジスタは、初期値として0を保持し、前記加算回路による加算が行われた場合に、前記算出された積の上1桁を記憶し、前記第2レジスタは、初期値として0を保持し、前記算出された桁上がり値を記憶することを特徴とする演算回路。

IPC (2件)：

G06F 7/52 310 ,  G09C 1/00 650

FI (2件)：

G06F 7/52 310 A ,  G09C 1/00 650 A

Fターム (10件)：

5B016AA01 ,  5B016AA02 ,  5B016BA06 ,  5B016CA01 ,  5B016EA06 ,  5B016FA05 ,  5J104AA18 ,  5J104AA21 ,  5J104NA22 ,  5J104PA07