特許
J-GLOBAL ID：200903028006432538
半導体集積回路およびコンパイラ
発明者：
,
出願人/特許権者：
代理人 (1件)：
宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願2002-181229
公開番号（公開出願番号）：特開2004-032043
出願日： 2002年06月21日
公開日（公表日）： 2004年01月29日
要約：
【課題】ユーザーが設計した回路をプログラマブルデバイス(FPGA)で構成したときに全てのFPGA領域を使用することはまれであり、ほとんどの場合FPGAには余剰部分が発生しFPGA領域を有効に利用できなかった。【解決手段】半導体集積回路10の内部に、回路構成が書き換え可能であるFPGA11と、CPU12と、FPGA11に所望の回路13を構成する回路構成手段14と、FPGA11の中で回路13で使用しない部分を抽出し、その未使用部分に内部メモリ15を構成するメモリ構成手段16と、CPU12が内部メモリ15に格納されている命令もしくはデータを取得するメモリアクセス手段17とを備えることで、FPGA11内の未使用領域に構成情報のないメモリ15を自動で構成することができ、FPGA領域の有効利用を図ることができる。【選択図】 図1
請求項（抜粋）：
CPUと、
回路構成が書き換え可能であるプログラマブルデバイスと、
前記プログラマブルデバイスに所望の回路を構成する回路構成手段と、
前記プログラマブルデバイスの前記所望の回路で使用しない未使用部分に内部メモリを構成するメモリ構成手段と、
前記CPUから前記内部メモリへのアクセスを可能にするメモリアクセス手段と
を備えた半導体集積回路。
IPC (3件)：
H03K19/173
, G06F9/45
, H01L21/82
H03K19/173 101
, G06F9/44 322H
, H01L21/82 A
5B081CC27
, 5F064AA08
, 5F064BB09
, 5F064BB12
, 5F064BB16
, 5F064HH05
, 5F064HH08
, 5J042BA01
, 5J042BA10
, 5J042BA11
, 5J042CA20
, 5J042DA04
