特許

J-GLOBAL ID：200903028022174441

符号化回路およびこれに適用されるデータ検出用半導体集積回路ならびにこれに用いられるセンスアンプ

発明者： 米 田 正 人
出願人/特許権者： 川崎製鉄株式会社
代理人 (1件)： 渡辺 望稔 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-043963
公開番号（公開出願番号）：特開平5-242686
出願日： 1992年02月28日
公開日（公表日）： 1993年09月21日
要約：

【要約】 (修正有)【目的】多数の連想メモリサブブロックの出力信号を効率よく連続サイクルで符号化する回路の提供。【構成】連想メモリサブブロック30の連想メモリワード34(W0〜Wm)への入力検索データとの一致献策結果フラグデータを符号化する優先順位付メイン符号化回路12と、連想メモリサブブロック32(B1〜Bn)のブロック優先順位付けを行う優先順位付サブブロック符号化回路14とを有し、符号化回路12には符号化回路14で決められた優先順位の高いブロック32のフラグデータを符号化中に記憶するフラグレジスタ18内の一致信号を符号化している間に、次に優先順位の高いブロック32のフラグデータを予め記憶するプリフェッチ回路16と、符号化回路12の一致信号を1つずつリセットするリセット手段と、フラグレジスタ18内フラグデータを回路16内のフラグデータに切り換えるタイミング検知制御回路60とを有する。

請求項（抜粋）：

複数の連想メモリワードにより構成される連想メモリサブブロックを複数個もつ連想メモリ装置に対して設けられ、前記連想メモリサブブロックの複数の連想メモリワードに対して入力された検索データとの一致検索結果フラグデータを所定の優先順位で符号化する優先順位付メイン符号化回路と、複数の前記連想メモリサブブロックのブロック優先順位付けを行う優先順位付サブブロック符号化回路とを有し、前記優先順位付メイン符号化回路には、前記優先順位付サブブロック符号化回路によって決められた優先順位の高い連想メモリサブブロックのフラグデータを符号化中に記憶しておくフラグレジスタと、このフラグレジスタ内の一致信号を符号化している間に、次に優先順位の高い連想メモリサブブロックの前記フラグデータを予め記憶するためのプリフェッチ回路と、前記優先順位付メイン符号化回路における前記連想メモリサブブロックの前記一致信号の符号化に応じてこの一致信号を1つずつリセットするリセット手段と、前記フラグレジスタ内の一致信号の符号化終了を予め検知し前記フラグレジスタ内フラグデータをプリフェッチ回路内のフラグデータに切り換えるタイミング検知制御する回路手段とを有することを特徴とした符号化回路。

IPC (2件)：

G11C 15/00 ,  H03M 7/30