特許
J-GLOBAL ID：200903028076309520
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
梅田 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平9-069441
公開番号（公開出願番号）：特開平10-270677
出願日： 1997年03月24日
公開日（公表日）： 1998年10月09日
要約：
【要約】【課題】 ゲート電極に対して対称な拡散層領域を有するMOS型トランジスタの製造方法と比較して、フォトリソグラフィ工程が1回増加する。【解決手段】 多結晶シリコン膜103上に段差を有するフォトレジストR11のパターニングを行う。次に、フォトレジストR11をマスクとして反応性イオンエッチングにより多結晶シリコン膜103をエッチングする。次に、レジストパターンR11をマスクとして、イオン注入により、高濃度の拡散領域104を形成した。次に、エッチバックすることにより、段差の無いレジストR12のパターンを形成する。次に、レジストパターンR12をマスクとし、残存した部分の多結晶シリコン膜103を、レジストパターンR12をマスクにエッチングして除去する。次に、レジストパターンR12を除去した後、ゲート電極をマスクにイオン注入により、低濃度の拡散領域105を形成する。
請求項（抜粋）：
ゲート電極に対して、非対称な拡散領域を有する半導体装置の製造方法において、半導体基板上にゲート絶縁膜を介して、ゲート電極材料膜を形成した後、該ゲート電極材料膜上に、膜厚の異なる部分から構成された階段状の段差を有する第1のフォトレジストパターンを形成する工程と、上記第1のフォトレジストパターンをマスクとして不純物のイオン注入を行い、拡散領域を形成する工程と、上記第1のフォトレジストパターンの膜厚の薄い部分が完全に除去されるまでエッチングすることによって、段差の無い第2のフォトレジストパターンを形成する工程と、上記第2のフォトレジストパターンをマスクとして上記ゲート電極材料膜をエッチング除去することにより、上記拡散領域がゲート電極端部から離間するようにゲート電極を形成する工程とを有することを特徴とする、半導体装置の製造方法。
IPC (2件)：
引用特許：
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