特許

J-GLOBAL ID：200903028080518827

バックチャネル効果を防止する薄膜トランジスタおよびその製造方法

発明者： 辻村 隆俊 ,  宮本 隆志
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-121943
公開番号（公開出願番号）：特開平11-330472
出願日： 1998年05月01日
公開日（公表日）： 1999年11月30日
要約：

【要約】【課題】薄膜トランジスタ(TFT)のオフ状態においてソース・ドレイン電極間にリーク電流が生ずる不良、即ちバックチャネル効果を防止する薄膜トランジスタ及びその製造方法を提供する。【解決手段】逆スタガー型TFTであってソース電極とドレイン電極の間のバックチャネル領域100のアモルファス・シリコン(a-Si)層40とチャネル保護膜50(シリコン窒化膜)との間に薄い(好ましくは50Å以下)シリコン酸窒化膜90を設け、a-Si層の上部界面にSi-O結合を存在させる。Si-O結合は、a-Si層40のバックチャネル領域の状態密度を高め、TFTのオフ状態でバックチャネル領域100を介したリーク電流を抑える効果がある。また、この薄いシリコン酸窒化膜90は、充分多くのSi-N結合を含むため、シリコン酸化膜に比べてのエッチングレートが小さい。そのためエッチング制御が簡単であり、電圧電流特性の安定した信頼性のある逆スタガー型TFTを与える。

請求項（抜粋）：

絶縁基板上にゲート電極を形成した後、ゲート絶縁膜、Si層、Si酸窒化膜、チャネル保護膜を順に形成する工程と、前記チャネル保護膜上にレジストを付着して、前記ゲート電極上の位置にレジスト・マスクを形成するようにパターニングする工程と、前記レジスト・マスクで覆われていない前記チャネル保護膜と前記Si酸窒化膜の部分をエッチングする工程と、前記レジスト・マスクを除去する工程と、全面に低抵抗膜を付着する工程と、残っている前記チャネル保護膜の両側に前記低抵抗膜の上に重ねてソース電極およびドレイン電極を形成する工程と、前記ソース電極とドレイン電極との間のバックチャネル領域上の前記低抵抗膜を除去する工程とからなることを特徴とする薄膜トランジスタ製造方法。

IPC (2件)：

H01L 29/786 ,  H01L 21/336

FI (3件)：

H01L 29/78 616 L ,  H01L 29/78 619 A ,  H01L 29/78 627 C