特許

J-GLOBAL ID：200903028084841231

パイプライン演算器

発明者： 鈴木 秀和 ,  久保田 正 ,  中井 誠治 ,  西尾 歳朗 ,  瀬藤 幸児
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-174070
公開番号（公開出願番号）：特開平7-028642
出願日： 1993年07月14日
公開日（公表日）： 1995年01月31日
要約：

【要約】【目的】 演算器毎に命令もしくは係数の設定を行ない、命令または係数の再設定時にも正しい演算処理結果を得るためのパイプライン演算器を提供する。【構成】 命令もしくは係数の再設定のフラグであるスタートビットをデータの先頭を示す基準信号を基にして生成し、n段の演算器11_1〜11_nのそれぞれに第1の遅延器16_1〜16_(n-1)で1クロックタイミングずつ遅延させて供給することで、レジスタ13_1〜13_nに格納されている命令もしくは係数を演算器11_1〜11_nに個別に設定するように構成する。

請求項（抜粋）：

設定された命令もしくは係数に基づいて演算処理を行ない、かつ互いに接続されパイプライン構成をとったn段(ただし、nは自然数)の演算器と、前記n段の演算器の命令もしくは係数を格納しておく記憶手段と、前記n段の各々の演算器および前記記憶手段に接続され、前記記憶手段から出力される命令もしくは係数を一時蓄えておくn個のレジスタと、前記n段の演算器のうちの1段目の演算器に接続され、入力される基準信号から前記n段の演算器に命令もしくは係数を再設定するときのフラグとなるスタートビットを発生するスタートビット発生手段と、前記スタートビット発生手段と前記n段の演算器のうちの2段目の演算器からn段目の演算器の各々に接続され、前記スタートビットを転送する互いに接続された(n-1)段の第1の遅延器と、前記スタートビット発生手段と前記記憶手段に接続され、スタートビットが入力されるごとに前記記憶手段の読み出しアドレスを発生し、前記記憶手段から命令もしくは係数を前記レジスタに転送する制御を行うアドレス発生手段とで構成されたことを特徴とするパイプライン演算器。

IPC (2件)：

G06F 9/38 310 ,  G06F 17/16

FI (2件)：

G06F 15/347 F ,  G06F 15/347 A