特許
J-GLOBAL ID：200903028105062106
集積回路2進メモリセル
発明者：
,
出願人/特許権者：
代理人 (1件)：
小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-200925
公開番号（公開出願番号）：特開平6-188389
出願日： 1977年11月21日
公開日（公表日）： 1994年07月08日
要約：
【要約】【目的】 小型で且つ確実に記憶データを保持可能な集積回路2進メモリセルを提供する。【構成】 ドレイン電源ノードVDDとソース電源ノードVssとの間に、インピーダンス装置R1 ,R2 と絶縁ゲート電界効果トランジスタQ1 ,Q2 とを夫々直列的に接続し、トランジスタQ1 のゲートをデータノード「2」へ接続し、一方トランジスタQ2 のゲートをデータノード「1」へ接続してメモリセル10が形成されている。各インピーダンス装置は、実質的に真性な領域22とドープ領域24との境界28によって画定された真性-外因性接合を有している。【効果】 インピーダンス装置は所定の消費電力条件を超えることがないように十分に大きな抵抗値を与えることが可能であると共に、データノードにおけるデータが失われないようにリーク電流を超えた微少電流を与えることが可能であり、データ保持特性に優れ極めて小型のセルとすることが可能。インピーダンス装置はメモリセルの温度係数と同じく負極性であるから、消費電力を一定の動作温度範囲内で最小に設計可能。
請求項（抜粋）：
ドレイン電源ノードと、ソース電源ノードと、互いに相補的な第1及び第2データ入出力ノードと、絶縁ゲート電界効果型の第1及び第2トランジスタとが設けられており、前記第1及び第2トランジスタの夫々のチャンネルは夫々の対応する前記第1及び第2データ入出力ノードを前記ソース電源ノードに電気的に接続させることが可能であり、前記第1トランジスタのゲートは前記第2データ入出力ノードへ電気的に接続されると共に前記第2トランジスタのゲートは前記第1データ入出力ノードへ電気的に接続されている集積回路2進メモリセルにおいて、前記第1及び第2データノードを夫々前記ドレイン電源ノードへ電気的に接続する第1及び第2インピーダンス装置が設けられており、前記各インピーダンス装置は導電路を画定する半導体材料の基体を有しており、前記基体が実質的に真性な領域と外因性不純物をドープしたドープ領域とを有しており、前記実質的に真性な領域とドープ領域との境界によって真性-外因性接合が画定されており、前記各インピーダンス装置が前記ドレイン電源ノードと対応するデータ入出力ノードとの間に直列電気通路を形成していることを特徴とする集積回路2進メモリセル。
IPC (2件)：
引用特許：
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