特許
J-GLOBAL ID：200903028135348349
バッファ回路及びこれを用いた半導体集積回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平7-128653
公開番号（公開出願番号）：特開平8-321768
出願日： 1995年05月26日
公開日（公表日）： 1996年12月03日
要約：
【要約】【目的】動作をより高速化する。【構成】出力回路20は、pMISトランジスタP1とnMISトランジスタN1とが直列接続されており、pMISトランジスタP1のゲートに、立ち上がりエッジ検出回路21からの負パルスが供給されて、pMISトランジスタP1がオンし、電源供給線VddからpMISトランジスタP1を通って負荷Cへ電流が流れる。また、nMISトランジスタN1のゲートに、立ち下がりエッジ検出回路22からの正パルスが供給されて、nMISトランジスタN1がオンし、負荷CからnMISトランジスタN1を通って電源供給線Vssへ電流が流れる。pMISトランジスタP1とnMISトランジスタN1とは、一方がオンのとき他方がオフになっており、出力回路20に貫通電流が流れないので、動作が高速となる。トランジスタP1及びN1がオフのとき、非反転ゲート23の出力で出力電位が一定に維持される。
請求項（抜粋）：
入力信号の立ち上がりと立ち下がりの一方のエッジを検出して第1パルスを生成する第1エッジ検出回路と、該入力信号の立ち上がりと立ち下がりの他方のエッジを検出をして第2パルスを生成する第2エッジ検出回路と、第1a端が第1電源供給線に接続されゲートに該第1パルスが供給されて該第1a端と第2a端との間がオンにされる第1FETと、該第1電源供給線より電位が低い第2電源供給線に第1b端が接続され第2b端が該第2a端に接続されゲートに該第2パルスが供給されて該第1b端と該第2b端との間がオンにされる第2FETとを含む出力回路と、該入力信号に応じて該第2a端の電位を維持するための補助ゲートとを有し、該第1エッジ検出回路、該第2エッジ検出回路及び該補助ゲートが該第1FET及び該第2FETより小さいサイズのFETで構成されていることを特徴とするバッファ回路。
IPC (6件)：
H03K 19/0175
, H01L 21/8238
, H01L 27/092
, H03K 17/687
, H03K 19/017
, H03K 19/0948
H03K 19/00 101 F
, H03K 19/017
, H01L 27/08 321 K
, H03K 17/687 F
, H03K 19/094 B
