特許
J-GLOBAL ID：200903028176362348
半導体記憶装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
古谷 栄男 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-000355
公開番号（公開出願番号）：特開平6-204493
出願日： 1993年01月05日
公開日（公表日）： 1994年07月22日
要約：
【要約】【目的】 消費電力が小さく、かつ信頼性を向上させたFACE構造の半導体記憶装置を提供する。【構成】 選択セルについては、コントロールゲート電極14に書き込み電圧を印加するとともに、選択ゲートラインSG2に導通電圧を印加する。チャネル領域16、17a、17bが導通状態となり、チャネル領域16にドレイン3またはソース4より電子が供給される。F-Nトンネリングにより電子がフローティングゲート12に注入されるので、電子の注入効率が高く、トンネル酸化膜の劣化もない。非選択セルについては、前記書き込み電圧または導通電圧を印加しないようにする。
請求項（抜粋）：
A)a1)〜a10)を備え、マトリックス状に配置された単一メモリセル、a1)第1領域、a2)第1領域に隣接して順次形成された第1、第2、第3の電路形成可能領域、a3)第3の電路形成可能領域に隣接して形成された第2領域、a4)第2の電路形成可能領域の上方に設けられたトンネル絶縁膜、a5)前記トンネル絶縁膜を介して第2の電路形成可能領域上に設けられた浮遊型電極、a6)前記浮遊型電極の上方に設けられた層間絶縁膜、a7)前記層間絶縁膜を介して前記浮遊型電極の上方に設けられた第2制御電極、a8)第1の電路形成可能領域の上方に、第1の電路形成可能領域および第1制御電極の側壁と非接触状態で設けられた第1導電性側壁、a9)第3の電路形成可能領域の上方に、第3の電路形成可能領域および第1制御電極の側壁と非接触状態で設けられた第3導電性側壁、a10)前記第2制御電極の上方に、前記第2制御電極と電気的に非接続状態で設けられており、第1および第3の導電性側壁に直接または間接に電圧を誘起する第1制御電極、B)同一列に配置された単一メモリセルの第2制御電極は、電気的に接続されることにより、第2制御電極ラインを形成しており、C)同一列に配置された単一メモリセルの第1領域は電気的に接続されることにより、第1領域ラインを形成しており、D)同一列に配置された単一メモリセルの第2領域は電気的に接続されることにより、第2領域ラインを形成しており、E)隣接する列に配置された単一メモリセルの第1領域ラインと第2領域ラインを領域ラインとして共用するとともに、F)同一行に配置された単一メモリセルの第1制御電極は、電気的に接続されることにより第1制御電極ラインを形成していること、を特徴とする半導体記憶装置。
IPC (3件)：
H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
