特許
J-GLOBAL ID：200903028190997755
SOI構造MOS型半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-354442
公開番号（公開出願番号）：特開2001-177098
出願日： 1999年12月14日
公開日（公表日）： 2001年06月29日
要約：
【要約】【課題】閾値電圧の制御をある回路ブロック毎に行うためにトランジスタ毎にボディコンタクトを設けなければならずレイアウト面積の拡大につながる。【解決手段】SOI基板上に形成された埋め込み酸化膜14下の支持基板であるシリコン基板13にN型ウェル領域26とP型ウェル領域25を形成し、ある機能ブロック毎に閾値電圧を制御するためのバイアス電源配線からの基板コンタクト27を設け、基板電位の制御により、アクティブ時にはMOSの閾値電圧を低下させて高速動作を可能とし、同様にスタンバイ時にはMOSの閾値電圧を上昇させることによりサブスレッショルド電流を低減して消費電力を削減し、かつレイアウト面積拡大を抑えたSOI型構造MOS型半導体装置を提供する。
請求項（抜粋）：
SOI基板上に形成された複数のPチャネルMOS型FETと複数のNチャネルMOS型FETとバイアス電圧発生回路部を備え、前記複数のPチャネルMOS型FETのうち少なくとも一部のPチャネルMOS型FETの下部支持基板にはnウェルが形成され、基板コンタクトを通じて前記バイアス電圧発生回路部からアクティブ時に電源電圧より低い電圧を供給し、スタンバイ時には前記電源電圧を供給するとともに、前記NチャネルMOS型FETのうち少なくとも一部のNチャネルMOS型FETの下部支持基板にはpウェルが形成され、基板コンタクトを通じて前記バイアス電圧発生回路部からアクティブ時に接地電位より高い電圧を供給し、スタンバイ時には接地電位とする、ように構成したことを特徴とするSOI構造MOS型半導体装置。
IPC (2件)：
FI (3件)：
H01L 27/12 C
, H01L 29/78 613 A
, H01L 29/78 617 N
5F110AA04
, 5F110AA06
, 5F110AA08
, 5F110AA09
, 5F110BB04
, 5F110BB20
, 5F110CC02
, 5F110DD05
, 5F110DD13
, 5F110EE08
, 5F110EE09
, 5F110EE30
, 5F110FF02
, 5F110GG02
