特許

J-GLOBAL ID：200903028196280070

半導体装置およびその製造方法

発明者： 佐藤 功
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平5-330817
公開番号（公開出願番号）：特開平7-193082
出願日： 1993年12月27日
公開日（公表日）： 1995年07月28日
要約：

【要約】【目的】 本発明は、コレクタシンク層(ディープコレクタ層とも言う)を有するバイポーラ型半導体装置に関するもので、コレクタシンク層をN+ 埋込み層に接続しようとすると、長時間(例えば11時間)のアニールが必要であり、そのため、コレクタシンク層の横への広がりが大きく生じ、トランジスタサイズの縮小化が図れないといった問題点を解決することを目的とする。【構成】 本発明は、N+ 埋込み層204の一部(コレクタシンク層211に対応した位置)にN++埋込み層(拡散係数の高いP(リン)を拡散)209を形成し、エピタキシャル層210を形成して、ディープコレクタ層(コレクタシンク層)211を形成した後、アニールを行なうことで前記N++埋込み層209の早い上方拡散により、前記ディープコレクタ層211と短時間(4時間程度)のアニールで接続するようにしたものである。

請求項（抜粋）：

(a)第1導電型の半導体基板上に、第2導電型の第1の半導体領域が設けられており、該基板と第1の半導体領域との境界領域の一部に第2導電型の第2の半導体領域が設けられていて、(b)前記第2の半導体領域の一部に、前記第1の半導体領域の表面方向へ向けて第2導電型の第3の半導体領域が設けられており、(c)該第3の半導体領域が前記第2の半導体領域表面から下方へ向けて設けられている第2導電型の第4の半導体領域と接続されている、ことを特徴とする半導体装置。

IPC (3件)：

H01L 21/331 ,  H01L 29/73 ,  H01L 21/205

引用特許：

審査官引用 (4件)

• 特開平4-112539
  
• 特開平1-303754
  
• 特開平2-000338
  
• 特開昭64-025567