特許

J-GLOBAL ID：200903028225887109

不揮発性メモリ・ディバイス

発明者： アルバート・ファジオ ,  グレゴリー・イー・アトウッド ,  ニール・アール・ミールケ ,  アラン・イー・ベイカー
出願人/特許権者： インテル・コーポレーション
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平3-354401
公開番号（公開出願番号）：特開平6-215587
出願日： 1991年12月20日
公開日（公表日）： 1994年08月05日
要約：

【要約】 (修正有)【目的】 全アレイを消去せずにブロック消去し、ブロック間の妨害を最少にする選択トランジスタを有する不揮発性メモリを提供する。【構成】 第1ブロック101は、ドレイン、とソース領域とフローティング、と制御ゲートとを有する第1メモリ・セルを含み、第1ワード・ライン107は第1メモリ・セルの制御ゲートに接続し、第1ローカル・ビット・ライン108は第1メモリ・セルのドレイン領域に接続する。第1選択装置140は、第1ローカル・ビット・ラインをグローバル・ビット・ラインに接続する。第2ブロック102は、ドレイン、とソース領域とフローティング、と制御ゲートとを有する第2メモリ・セルを含み、第2ワード・ラインは、第2メモリ・セルの制御ゲートに接続する。第2ローカル・ビット・ライン115は第2メモリ・セルのドレイン領域に接続し、第2選択装置150は、第2ローカル・ビット・ラインをグローバル・ビット・ラインに接続する。

請求項（抜粋）：

(A) グローバル・ビット・ラインと、(B) (1) ドレイン領域とソース領域とフローティング・ゲートと制御ゲートとを有する第1メモリ・セルと、(2) 第1メモリ・セルの制御ゲートに接続した第1ワード・ラインと、(3) 第1メモリ・セルのドレイン領域に接続した第1ローカル・ビット・ラインと、(4) 第1ローカル・ビット・ラインをグローバル・ビット・ラインに接続する第1選択装置とから成る第1ブロックと、(C) (1) ドレイン領域とソース領域とフローティング・ゲートと制御ゲートとを有する第2メモリ・セルと、(2) 第2メモリ・セルの制御ゲートに接続した第2ワード・ラインと、(3) 第2メモリ・セルのドレイン領域に接続した第2ローカル・ビット・ラインと、(4) 第2ローカル・ビット・ラインをグローバル・ビット・ラインに接続する第2選択装置とから成る第2ブロックと、から成ることを特徴とする不揮発性メモリ・ディバイス。

IPC (2件)：

G11C 16/06 ,  H01L 27/115

FI (2件)：

G11C 17/00 309 C ,  H01L 27/10 434