特許
J-GLOBAL ID：200903028229122328
PLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
谷 義一
公報種別：公開公報
出願番号（国際出願番号）：特願平10-214643
公開番号（公開出願番号）：特開2000-049597
出願日： 1998年07月29日
公開日（公表日）： 2000年02月18日
要約：
【要約】【課題】 キャリブレーション機能を持つPLL回路を提供する。【解決手段】 ICO11Bの発振周波数を決める電流をキャリブレーション回路12でキャリブレーションすることによって、ロックレンジ内にICO11Bの発振周波数を設定する。VCO11のゲインを低く設定することができるので位相ノイズを低くすることが可能となる。
請求項（抜粋）：
入力信号に応答して発信周波数を変化させる発振手段と、該発振手段から出力した信号の位相と、基準信号の位相との位相差を検出する位相差検出手段と、該位相差検出手段からの位相差検出信号に基づいて前記発振手段に供給する入力信号を生成する手段と、前記発振手段の発振周波数がロックレンジに適合するように当該発振手段に供給する電流量を制御する電流制御手段とを具備することを特徴とするPLL回路。
Fターム (13件)：
5J060AA04
, 5J060BB01
, 5J060BB10
, 5J060CC01
, 5J060CC21
, 5J060CC38
, 5J060CC41
, 5J060CC52
, 5J060DD32
, 5J060GG01
, 5J060HH03
, 5J060KK08
, 5J060KK25
