特許
J-GLOBAL ID：200903028232741128
キャッシュ制御方法およびそれを用いたマルチプロセッサシステム
発明者：
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出願人/特許権者：
代理人 (1件)：
薄田 利幸
公報種別：公開公報
出願番号（国際出願番号）：特願平7-060813
公開番号（公開出願番号）：特開平8-263374
出願日： 1995年03月20日
公開日（公表日）： 1996年10月11日
要約：
【要約】【目的】少ない容量のディレクトリを用いてキャッシュ間一致制御を行う。【構成】各プロセッサエレメント(PE)のビット圧縮ディレクトリ装置13は、主記憶20をキャッシュ装置11のラインサイズよりも大きなサイズで複数の単位領域に分割し、この単位領域を単位としたビット圧縮ディレクトリを他のPEに対応して保持し、各PEにおいて、主記憶20にデータが書き込まれるときに、このビット圧縮ディレクトリ装置を用いてキャッシュ間一致制御を実行する。圧縮ディレクトリ装置12は、上記単位領域ごとに、このPEのキャッシュ装置11にキャッシングされているブロックの数と、それらのブロックのいずれかが更新済みか否かを示す圧縮ディレクトリを保持し、これらの情報の変化に応じて、このPEのビットマップディレクトリの更新を他のPEに指示する。
請求項（抜粋）：
複数のプロセッサエレメントと、該複数のプロセッサエレメントに共有される記憶装置とを有し、各プロセッサエレメントは、プロセッサと、該記憶装置に保持された第1のサイズの複数のブロックを保持するキャッシュとを有するマルチプロセッサシステムにおいて、上記記憶装置を構成する、上記第1のサイズより大きい第2のサイズを有する複数の単位領域の内、いずれかのプロセッサエレメントにキャッシングされている少なくとも一つのブロックを有する複数の単位領域およびそれぞれの単位領域に対する当該他のプロセッサエレメントとを少なくとも識別するための情報を含む第1のディレクトリを記憶し、いずれかの第1のプロセッサエレメント内のプロセッサにより発行された、上記記憶装置に対するアクセス要求に応答して、上記第1のディレクトリの情報に基づき、そのアクセス要求が指定するアドレスのデータが属する特定の単位領域内のいずれかのブロックをキャッシングしている第2のプロセッサエレメントがあるか否かを検出し、該第2のプロセッサエレメントが検出されたとき、キャッシュ間コヒーレンス維持のための特定の処理の実行要求を、その検出された第2のプロセッサエレメントに対して選択的に送出し、上記第2のプロセッサエレメントでは、そのプロセッサエレメント内の第2のキャッシュに上記アクセス要求が指定するアドレスを有する特定のブロックが現に存在するか否かのヒットチェックを行ない、そのヒットチェックの結果、該第2のキャッシュに上記特定のブロックが現に存在すると判明した場合、その要求された特定の処理を該第2のキャッシュに対して実行するキャッシュ制御方法。
IPC (2件)：
G06F 12/08 310
, G06F 15/163
G06F 12/08 310 B
, G06F 15/16 320 K
