半導体出力回路

発明者：
出願人/特許権者：
代理人 (1件)：長谷川和音
公報種別：公開公報
出願番号（国際出願番号）：特願平6-290567
公開番号（公開出願番号）：特開平8-130459
出願日： 1994年10月31日
公開日（公表日）： 1996年05月21日
要約：

【要約】【目的】応答速度を低下させずに電源ラインに発生するノイズを低減する。【構成】論理信号の入力端子INと、電源および接地端子VDD,GNDと、寄生容量を持つ出力端子OUTと、電源端子VDDおよび出力端子OUT間ならびに出力端OUTおよび接地端子間にそれぞれ接続され、入力論理信号に応じて電源および接地端子VDD,GNDの一方の電位を出力端子OUTに設定するCMOSトランジスタP0,N0と、キャパシタCDD,CSSと、入力論理信号の更新に先だってキャパシタCDD,CSSを電源端子VDD,GNDにそれぞれ接続し、入力論理信号の更新後CMOSトランジスタP0,N0による電位設定を補助するようこの入力論理信号に応じてキャパシタCDD,CSSの一方を出力端子OUTに接続する制御回路P1,P2,N1,N2,DT1,DT2とを設ける。

請求項（抜粋）：

論理信号の入力端子と、第1および第2電源端子と、寄生容量を持つ出力端子と、前記第1電源端子および出力端子間ならびに前記出力端および第2電源端子間にそれぞれ接続され、入力論理信号に応じて前記第1および第2電源端子の一方の電位を出力端子に設定するCMOSトランジスタと、第1および第2キャパシタと、入力論理信号の更新に先だって前記第1および第2キャパシタを第1および第2電源端子にそれぞれ接続し、入力論理信号の更新後前記CMOSトランジスタによる電位設定を補助するようこの入力論理信号に応じて前記第1および第2キャパシタの一方を前記出力端子に接続する制御手段とを備えることを特徴とする半導体出力回路。

IPC (3件)：

H03K 19/0175 , G11C 11/417 , G11C 11/409

FI (3件)：

H03K 19/00 101 F , G11C 11/34 305 , G11C 11/34 354 A

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