特許

J-GLOBAL ID：200903028263688411

クロックスキュー補正回路

発明者： 小松 壇一 ,  安達 聖 ,  阿部 俊広
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-175125
公開番号（公開出願番号）：特開2000-010653
出願日： 1998年06月22日
公開日（公表日）： 2000年01月14日
要約：

【要約】【課題】 クロックスキューが原因で生ずるチップの誤動作を防ぐ。【解決手段】 PLL回路1は、位相の異なるクロックPLLCLK1〜PLLCLK5を生成する。CPU5は、初期設定時に、クロック制御レジスタ4に、モジュール3a,3b,3cごとに、クロックPLLCLK1〜PLLCLK5を選択する値を格納する。クロックセレクタ2は、クロック制御レジスタ4に格納された値により、位相の異なるクロックPLLCLK1〜PLLCLK5の中から、所定のクロックを選択し、それぞれ選択されたクロックを各モジュール3a,3b,3cに供給する。

請求項（抜粋）：

位相の異なるクロックを出力するPLL回路と、プログラムを実行するCPUの初期設定時に、チップ内の各モジュールに供給するクロックを選択する値を格納するクロック制御レジスタと、上記PLL回路より出力された位相の異なるクロックの中から、上記クロック制御レジスタに格納されている値に基づき、上記各モジュールに供給するクロックを選択するクロックセレクタとを備えたことを特徴とするクロックスキュー補正回路。

IPC (3件)：

G06F 1/10 ,  H03K 5/13 ,  H04L 7/00

FI (3件)：

G06F 1/04 330 A ,  H03K 5/13 ,  H04L 7/00 Z

Fターム (23件)：

5B079BA20 ,  5B079BB01 ,  5B079BC03 ,  5B079CC14 ,  5B079DD20 ,  5J001AA05 ,  5J001BB00 ,  5J001BB02 ,  5J001BB07 ,  5J001BB12 ,  5J001BB14 ,  5J001BB20 ,  5K047AA08 ,  5K047GG02 ,  5K047GG41 ,  5K047MM23 ,  5K047MM24 ,  5K047MM28 ,  5K047MM33 ,  5K047MM46 ,  5K047MM50 ,  5K047MM53 ,  5K047MM63