特許
J-GLOBAL ID：200903028298495942
シーケンス型ラッチ型行ラインリピータを有する半導体メモリ
発明者：
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出願人/特許権者：
代理人 (1件)：
小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-245525
公開番号（公開出願番号）：特開平5-266669
出願日： 1991年09月25日
公開日（公表日）： 1993年10月15日
要約：
【要約】 (修正有)【目的】 行ラインが付勢された後に選択されるメモリセルの数を制限することにより電力散逸を減少させたメモリアーキテクチャを提供する。【構成】 集積回路メモリ1のメモリアレイは複数個のブロック乃至はサブアレイ12へ分割されている。各サブアレイの間にラッチを有する行ラインリピータ16が配置されており、それは行デコーダ14から又は前のサブアレイからの行ラインを次のサブアレイへ連結させている。行ラインリピータは列アドレスの一部に従って制御され、全部の選択された行が付勢された後に、選択されたサブアレイと関連していない行ラインリピータがそれらの出力端において行ラインを脱付勢化させる。選択されたサブアレイと関連する行ラインリピータは選択された行ラインを付勢状態に維持する。パワーオンリセット回路24からの行ラインリピータの別の制御が与えられている。
請求項（抜粋）：
半導体メモリにおいて、行及び列の状態に配列されており且つ第一及び第二サブアレイにグループ化された複数個のメモリセルが設けられており、行アドレス値に従って行ラインを付勢することにより一行のメモリセルを選択する行デコーダが設けられており、各々が入力端において前記行デコーダから行ラインを受取り且つ各々が出力端において前記第一サブアレイ内の一行のメモリセルを選択するための第一局所的行ラインを与える複数個の第一行ラインリピータが設けられており、各々が入力端において第一局所的行ラインを受取り且つ各々が出力端において前記第二サブアレイ内の一行のメモリセルを選択するための第二局所的行ラインを与える複数個の第二行ラインリピータが設けられており、前記選択された行ラインを付勢する前記行デコーダに対応する前記行デコーダからの入力信号を受取るために前記行デコーダへ接続された入力端を具備すると共に前記入力信号の受領から遅延された遅延信号を供給するための出力端を具備する遅延回路が設けられており、列アドレス値の一部に従ってサブアレイを選択する列デコーダが設けられており、前記列デコーダは前記複数個の第一行ラインリピータへ接続されている第一リセットラインを具備すると共に前記複数個の第二行ラインリピータへ接続されている第二リセットラインを具備しており、前記第一及び第二リセットラインは第一論理状態で前記第一又は第二サブアレイのそれぞれが選択されていないことを表わし、前記行デコーダによって選択された行と関連する行ラインリピータがそれに接続されているリセットラインがそれと関連するサブアレイが選択されていないことを表わし且つ前記遅延回路が前記遅延信号を供給する両方に応答してその出力端において前記局所的行ラインを脱付勢化させることを特徴とする半導体メモリ。
IPC (4件)：
G11C 11/41
, G11C 8/00 311
, G11C 11/401
, G11C 16/06
G11C 11/34 A
, G11C 11/34 362 C
, G11C 17/00 309 Z
