特許

J-GLOBAL ID：200903028308361583

半導体装置の製造方法

発明者： 山田 浩之
出願人/特許権者： ソニー株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平11-069842
公開番号（公開出願番号）：特開2000-269190
出願日： 1999年03月16日
公開日（公表日）： 2000年09月29日
要約：

【要約】【課題】 本発明は、半導体ウェーハ上に形成された薄膜を所定の形状にパターニングする際に、そのパターニング後の薄膜の線幅のばらつきを抑制することが可能な半導体装置の製造方法を提供することを目的とする。【解決手段】 エッチング工程(ステップ16)において、所定の線幅のレジストパターンをマスクとする選択的エッチングにより、所定の線幅の多結晶シリコン膜からなるゲート電極を形成すると共に、ゲート電極の出来上がり線幅の測定を行い、前のフォトリソグラフィ工程(ステップ15)において測定したレジストパターンの出来上がり線幅とゲート電極の出来上がり線幅との差分、即ちエッチング変換差を計算しておく。そして、このエッチング変換差のデータを次のロットの半導体ウェーハについてのエッチング工程にフィードバックさせて、そのエッチング変換差が減少するようにエッチング作業条件の設定を調整する。

請求項（抜粋）：

半導体ウェーハ上に形成された薄膜上に所定のレジストパターンを形成するリソグラフィ工程と、前記レジストパターンをマスクとして前記薄膜を選択的にエッチングして所定の線幅に加工するエッチング工程と、を含む半導体装置の製造方法において、所定の半導体ウェーハの薄膜の線幅についてのデータに基づいて、次の半導体ウェーハの薄膜を加工するエッチング作業条件を調整することを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/3065 ,  H01L 21/027 ,  H01L 21/3213 ,  H01L 29/78 ,  H01L 21/336

FI (4件)：

H01L 21/302 A ,  H01L 21/30 502 V ,  H01L 21/88 D ,  H01L 29/78 301 Y

Fターム (19件)：

5F004AA05 ,  5F004CA08 ,  5F004CB01 ,  5F004DB02 ,  5F004DB03 ,  5F004DB08 ,  5F033HH04 ,  5F033PP06 ,  5F033QQ01 ,  5F033QQ08 ,  5F033QQ11 ,  5F033QQ26 ,  5F033VV06 ,  5F033XX37 ,  5F040DC01 ,  5F040EC07 ,  5F040EC28 ,  5F040FB04 ,  5F040FC21