特許

J-GLOBAL ID：200903028320220570

不揮発性半導体記憶装置及びその書き込み方法

発明者： 藤原 一郎
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-311347
公開番号（公開出願番号）：特開2000-138300
出願日： 1998年10月30日
公開日（公表日）： 2000年05月16日
要約：

【要約】【課題】MONOS型等のメモリセルにおいて、良好なディスターブ特性、書き込み時の高速性を維持したまま動作電圧を10V以下に低減する。【解決手段】メモリトランジスタ(M11等)において、基板表面に設けられた半導体のチャネル形成領域上にトンネル絶縁膜を含むゲート絶縁膜とゲート電極が積層され、ゲート絶縁膜内に平面的に離散化された電荷蓄積手段を有する。このメモリトランジスタは、ゲート電極又はこれに接続された配線層(例えば、ワード線WL1等)の上方に誘電膜を介して近接するプルアップ電極を有する。プルアップ電極は、これに所定電圧を印加するプルアップゲートバイアス回路102に接続されている。プルアップゲートバイアス回路102は、容量結合によりゲート電極(ワード線WL1等)を昇圧する方向の電圧を、選択トランジスタST0を介してプルアップ電極に供給する。

請求項（抜粋）：

基板と、当該基板表面に設けられた半導体のチャネル形成領域と、当該チャネル形成領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜と、当該ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜内に設けられ、少なくとも前記チャネル形成領域と対向する面内で平面的に離散化されている電荷蓄積手段とを有するメモリトランジスタを複数、ワード方向とビット方向に配置した不揮発性半導体記憶装置であって、前記ゲート電極またはゲート電極に接続された配線層に誘電膜を介して近接するプルアップ電極を有する不揮発性半導体記憶装置。

IPC (5件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/04 ,  H01L 27/115

FI (3件)：

H01L 29/78 371 ,  G11C 17/00 621 B ,  H01L 27/10 434

Fターム (61件)：

5B025AA04 ,  5B025AB01 ,  5B025AC01 ,  5F001AA14 ,  5F001AA19 ,  5F001AB08 ,  5F001AB09 ,  5F001AB20 ,  5F001AC02 ,  5F001AD12 ,  5F001AD17 ,  5F001AD20 ,  5F001AD41 ,  5F001AD53 ,  5F001AD60 ,  5F001AD62 ,  5F001AE02 ,  5F001AE06 ,  5F001AE08 ,  5F001AE30 ,  5F001AF06 ,  5F001AF07 ,  5F001AF10 ,  5F001AG07 ,  5F083EP17 ,  5F083EP18 ,  5F083EP30 ,  5F083EP32 ,  5F083EP63 ,  5F083EP76 ,  5F083EP77 ,  5F083EP78 ,  5F083EP79 ,  5F083ER03 ,  5F083ER09 ,  5F083ER14 ,  5F083ER21 ,  5F083GA01 ,  5F083GA03 ,  5F083GA05 ,  5F083GA09 ,  5F083HA02 ,  5F083JA02 ,  5F083JA04 ,  5F083JA32 ,  5F083JA35 ,  5F083KA03 ,  5F083KA12 ,  5F083LA09 ,  5F083LA10 ,  5F083LA12 ,  5F083LA16 ,  5F083LA20 ,  5F083MA02 ,  5F083MA19 ,  5F083MA20 ,  5F083PR03 ,  5F083PR13 ,  5F083PR16 ,  5F083PR21 ,  5F083PR29