特許

J-GLOBAL ID：200903028334185432

キャッシュメモリの障害処理方式

発明者： 愛野 茂幸
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 山下 穣平
公報種別：公開公報
出願番号（国際出願番号）：特願平11-105436
公開番号（公開出願番号）：特開2000-298619
出願日： 1999年04月13日
公開日（公表日）： 2000年10月24日
要約：

【要約】【課題】 キャッシュメモリの障害時におけるキャッシュメモリと主記憶装置間のデータの整合性を保証し、かつシステムを継続運用可能とする。【解決手段】 マルチプロセッサシステムに含まれるプロセッサ201は、キャッシュメモリとして運用キャッシュメモリ203と退避用キャッシュメモリ204とに二重化したキャッシュメモリを備え、データ更新時には、二重化したキャッシュメモリの双方に更新データを反映させる二重化更新手段と、少なくとも一つのキャッシュメモリにおける障害を検出する障害検出手段と、上記障害検出手段により障害が検出された時に、障害を発生していない側のキャッシュメモリ内のデータを主記憶装置に書き戻す整合性保証手段を有する。

請求項（抜粋）：

主記憶装置と、ストアイン方式のキャッシュメモリを備え且つ相互に並列に動作する複数のプロセッサがシステム制御部の下に動作する情報処理装置のためのキャッシュメモリの障害処理方式であって、前記複数のプロセッサの各々は、前記キャッシュメモリとして多重化したキャッシュメモリを備え、データ更新時には、前記多重化したキャッシュメモリの全てに更新データを反映させる多重化更新手段と、前記多重化したキャッシュメモリのうち少なくとも一つのキャッシュメモリにおける障害をキャッシュメモリ毎に検出する障害検出手段と、障害が検出された時に、前記多重化したキャッシュメモリのうちの障害を発生していないキャッシュメモリ内のデータを前記主記憶装置に書き戻す整合性保証手段と、を備えることを特徴とするキャッシュメモリの障害処理方式。

IPC (6件)：

G06F 12/08 ,  G06F 11/16 310 ,  G06F 11/20 310 ,  G06F 12/16 310 ,  G06F 12/16 ,  G06F 12/16 320

FI (8件)：

G06F 12/08 J ,  G06F 12/08 B ,  G06F 12/08 G ,  G06F 11/16 310 H ,  G06F 11/20 310 K ,  G06F 12/16 310 E ,  G06F 12/16 310 J ,  G06F 12/16 320 D

Fターム (20件)：

5B005JJ01 ,  5B005KK13 ,  5B005MM01 ,  5B005NN01 ,  5B005PP02 ,  5B005VV13 ,  5B005WW02 ,  5B005WW13 ,  5B018GA04 ,  5B018HA04 ,  5B018HA05 ,  5B018HA12 ,  5B018KA30 ,  5B018MA03 ,  5B018QA20 ,  5B018RA01 ,  5B034AA04 ,  5B034BB15 ,  5B034CC02 ,  5B034DD01

引用特許：

審査官引用 (2件)

• 特開平4-241050
  
• 特開平4-241050