半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-333816
公開番号（公開出願番号）：特開平11-167800
出願日： 1997年12月04日
公開日（公表日）： 1999年06月22日
要約：

【要約】【課題】メモリ開発時における信頼性向上のためのテストで不良ビットの影響を除外して正確に評価し、リダンダンシー前のテストも可能とし、選択された1個のセルの貫通電流によるソース線電位の浮きに起因する閾値変動量の測定を他のカラムのセル電流によるソース線電位の浮きが生じない状態で測定し、隣接ビット線間の電流リーク、各セルの閾値電圧およびその分布の測定を容易化する。【解決手段】メモリの読み出しテストに際して、ビット線電位センスノードを所定期間リセットした後、予めデータバスから与えられるデータをラッチ型センスアンプでラッチしたデータに基づいて読み出したいカラムのビット線のみを充電し、電流垂れ流し方式あるいはフリーランニング方式によりビット線電位を検知する読み出しテストモードを有する。

請求項（抜粋）：

互いに交差する複数のワード線および複数のビット線と、前記ワード線とビット線の各交差部に対応してメモリセルが複数個マトリクス状に配置されてなるメモリセルアレイと、前記各ビット線に対応して設けられ、選択されたメモリセルから各ビット線のビット線電位センスノードに読み出されたセルデータを検知し、かつ、外部から転送されたデータをラッチするためのセンス・ラッチ回路とを具備し、読み出しテストに際して、前記センス・ラッチ回路でラッチしたデータに基づいて読み出したいカラムのビット線を選択的に充電してメモリセルのセルデータを読み出し、ビット線電位を検知する読み出しテストモードを有することを特徴とする半導体記憶装置。

IPC (5件)：

G11C 29/00 673 , G11C 29/00 , G01R 31/28 , G01R 31/3185 , G11C 16/02

FI (7件)：

G11C 29/00 673 M , G11C 29/00 673 K , G11C 29/00 673 V , G01R 31/28 B , G01R 31/28 W , G11C 17/00 601 T , G11C 17/00 613

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