特許
J-GLOBAL ID：200903028390041699
埋込ゲート型半導体素子とその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
瀧野 秀雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-150955
公開番号（公開出願番号）：特開平8-018031
出願日： 1994年07月01日
公開日（公表日）： 1996年01月19日
要約：
【要約】【目的】耐圧を安定化させ、高い歩留りで製造することのできる埋込ゲート型半導体素子とその製造方法を提供する。【構成】N- 型シリコン基板1aの下面にP+ 型アノード領域2、上面にP+ 型のゲート領域3と埋込ゲート領域4を設け、ゲート領域3を間隔をおいて外側から囲むようにP+ 型第1領域5aを設ける。ゲート領域3の一部と埋込ゲート領域4を覆い第1領域5aを露出せしめるようにN- 型シリコン層1bを形成し、N- 型シリコン基板1aとN- 型シリコン層1bを合わせてN- 型ベース領域1とする。N- 型ベース領域1の上にN+ 型カソード領域6を設ける。第1領域5aを内側に包含しかつ深さが第1領域より浅い第2領域5bを設ける。第1領域5aと第2領域5と合わせてフィールド・リミッティング・リング5とする。第2領域5bの幅は第1領域5aの幅にシリコン層1bの厚さを加えた値にする。
請求項（抜粋）：
一導電型の半導体基板と、この半導体基板の下面に設けられた逆導電型のアノード領域と、前記半導体基板の上面に設けられた逆導電型のゲート領域および埋込ゲート領域と、前記ゲート領域と間隔をおいて前記ゲート領域の外側を囲む少なくとも一つの逆導電型フィールド・リミッティング・リングと、前記ゲート領域の一部と前記埋込ゲート領域を覆い前記フィールド・リミッティング・リングを露出せしめるように前記半導体基板の上面に設けられた一導電型の半導体層と、この半導体層の上面に設けられた一導電型のカソード領域とを有する埋込ゲート型半導体素子において、前記フィールド・リミッティング・リングが前記ゲート領域と同じ深さを有する第1領域と、この第1領域を内側に包含しかつ深さが前記第1領域より浅い第2領域とで構成されていることを特徴とする埋込ゲート型半導体素子。
IPC (2件)：
FI (2件)：
H01L 29/74 M
, H01L 29/80 V
