特許

J-GLOBAL ID：200903028408085974

強誘電体トランジスタ、該強誘電体トランジスタのメモリセル装置への使用法および該強誘電体トランジスタの作製方法

発明者： トーマス ペーター ハネダー ,  ハンス ライジンガー ,  ラインハルト シュテングル ,  ハラルト バッハホーファー ,  ヘルマン ヴェント ,  ヴォルフガング ヘーンライン
出願人/特許権者： インフィネオン テクノロジース アクチエンゲゼルシャフト
代理人 (1件)： 矢野 敏雄 (外4名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-569453
公開番号（公開出願番号）：特表2002-524880
出願日： 1999年07月05日
公開日（公表日）： 2002年08月06日
要約：

【要約】メモリセルとして有利な強誘電体トランジスタは、ソース/ドレイン領域(12)間の半導体基板(11)の表面に第1ゲート中間層(13)と第1ゲート電極(14)とを有する。ここで第1ゲート中間層(13)は少なくとも1つの強誘電体層(132)を含んでいる。この第1ゲート中間層(13)の他にソース/ドレイン領域間において第2ゲート中間層(16)と、第2ゲート電極(17)とが配置されており、この第2ゲート中間層(16)は強誘電体層を含んでいる。第1ゲート電極(14)と第2ゲート電極(17)とはダイオード構造体を介して相互に接続されている。

請求項（抜粋）：

半導体基板(11)に2つのソース/ドレイン領域(12)が設けられており、 当該ソース/ドレイン領域(12)間の前記半導体基板(11)の表面に第1ゲート中間層(13)と、第1ゲート電極(14)とが配置されており、ここで該第1ゲート中間層(13)には少なくとも1つの強誘電体層(132)が含まれており、 前記ソース/ドレイン領域(12)間のソース/ドレイン領域(12)間を結ぶ線の方向に、前記第1ゲート中間層(13)の他に第2ゲート中間層(16)と、第2ゲート電極(17)とが配置されており、ここで該第2ゲート中間層(16)には誘電体層(16)が含まれており、 第1ゲート電極(14)と、第2ゲート電極(17)とはダイオード構造体を介して相互に接続されていることを特徴とする 強誘電体トランジスタ。

IPC (4件)：

H01L 27/105 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 444 A ,  H01L 27/10 444 Z ,  H01L 29/78 371

Fターム (11件)：

5F083FR06 ,  5F083HA02 ,  5F083JA02 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA38 ,  5F083LA12 ,  5F083LA16 ,  5F083NA01 ,  5F101BA02