特許

J-GLOBAL ID：200903028418724231

液晶表示素子の製造方法

発明者： 梁 明 秀
出願人/特許権者： 株式会社金星社
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-346351
公開番号（公開出願番号）：特開平6-295924
出願日： 1993年12月22日
公開日（公表日）： 1994年10月21日
要約：

【要約】【目的】 データライン及びソース/ドレイン電極を高濃度のn型半導体及び金属で形成して透明電極の電流効果(Galvanic Effect) を防止し、ソース/ドレインのコンタクト抵抗を低減し、かつ、抵抗値の制御を容易化すると共に、データライン間の短絡防止及びオフセット(Off-Set) 構造を可能とする。【構成】 透明基板上にバッファ層を形成し、バッファ層上の薄膜トランジスタ領域に活性層を形成する工程と、活性層上にゲート絶縁膜、ゲート電極及びゲートラインを形成する工程と、ゲート電極をマスクとして活性層に不純物イオンを注入することにより、ソース/ドレイン領域を形成する工程と、全面に絶縁膜を蒸着しソース/ドレイン領域上にコンタクトホールを形成し、画素領域の絶縁膜上に透明電極を形成する工程と、全面に高濃度の不純物がドーピングされた半導体層及び金属を蒸着し半導体層及び金属を選択的にエッチングしてソース領域に連結されるようにソース電極及びデータラインを形成し、ドレイン領域と透明電極とが連結されるようにドレイン電極を形成する工程と、を含む。

請求項（抜粋）：

透明基板(1) 上にバッファ層(2) を形成し、前記バッファ層(2) 上の薄膜トランジスタ領域に活性層(3a)を形成する工程と、前記活性層(3a)上にゲート絶縁膜(4) 、ゲート電極(5a)及びゲートライン(5b)を形成する工程と、前記ゲート電極(5a)をマスクとして前記活性層(3a)に不純物イオンを注入することにより、ソース/ドレイン領域(6a),(6b)を形成する工程と、全面に絶縁膜(7) を蒸着し、ソース/ドレイン領域上にコンタクトホール(8)を形成し、画素領域の前記絶縁膜(7) 上に透明電極(9) を形成する工程と、全面に高濃度の不純物がドーピングされた半導体層及び金属を蒸着し、この半導体層及び金属を選択的にエッチングしてソース領域に連結されるようにソース電極及びデータラインを形成し、前記ドレイン領域(6b)と前記透明電極(9) とが連結されるようにドレイン電極を形成する工程と、を含むことを特徴とする液晶表示素子の製造方法。

IPC (4件)：

H01L 21/336 ,  H01L 29/784 ,  G02F 1/1343 ,  G02F 1/136 500

引用特許：

審査官引用 (4件)

• 特開平2-039129
  
• 特開昭61-035564
  
• 特開平1-255830
  
• 特開平1-255829