半導体記憶装置

発明者： , , ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-303930
公開番号（公開出願番号）：特開2001-126470
出願日： 1999年10月26日
公開日（公表日）： 2001年05月11日
要約：

【要約】【課題】簡単なデータバス構造を有しかつ回路規模を削減した出力データ幅を切換えることが可能な半導体記憶装置を提供する。【解決手段】出力データ幅の切換モード信号に応じてプリデコーダ帯+セレクタ帯54♯1はプリアンプ+ライトドライバ帯62♯1に選択信号SEL0〜SEL7,WORDA〜WORDCを出力する。これらの選択信号に応じてプリアンプ+ライトドライバ帯62♯1はグローバルIO線GIO<0>〜GIO<7>とデータバス56♯1との間の接続関係を切換えることができる。読出されるデータは、データバス上で途中セレクタ回路等を介することなくパッド13に出力されるので、モード切換やアドレスの変化によるクリティカルな遅延時間の合わせ込みをする必要がなくかつ簡素な構成にすることができる。

請求項（抜粋）：

外部に対してデータを入出力する端子数をモード切換信号で切換え可能な半導体記憶装置であって、長方形の形状を有するメモリ領域に2行2列に配置され、各々が長方形の形状を有する第1〜第4のメモリマットを備え、各前記メモリマットは、行列状に配置される複数のメモリセルと、前記複数のメモリセルの列に対応して設けられる複数のビット線対と、前記複数のビット線対とデータを授受する複数のグローバルI/O線対とを含み、前記第1〜第4のメモリマットにそれぞれ対応して設けられ、少なくとも一部が前記第1〜第4のメモリマットの短辺に平行に配置される第1〜第4のデータバスと、前記第1〜第4のメモリマットの短辺にそれぞれ沿って設けられ、前記複数のグローバルI/O線対と前記データバスとの間でデータ授受を行う第1〜第4の入出力回路帯とをさらに備え、各前記入出力回路帯は、前記モード切換信号に応じて、前記データバスに含まれる複数のデータ線のうちから前記複数のグローバルI/O線対にそれぞれ対応するデータ線を選択する選択回路を含む、半導体記憶装置。

IPC (5件)：

G11C 11/401 , G11C 11/409 , G11C 29/00 671 , H01L 27/108 , H01L 21/8242

FI (7件)：

G11C 29/00 671 R , G11C 11/34 362 D , G11C 11/34 354 R , G11C 11/34 362 H , G11C 11/34 371 K , G11C 11/34 371 A , H01L 27/10 681 E

Fターム (17件)：

5B024AA07 , 5B024BA07 , 5B024BA29 , 5B024CA07 , 5B024CA16 , 5B024CA21 , 5B024EA01 , 5B024EA04 , 5F083AD00 , 5F083GA09 , 5F083LA07 , 5F083LA09 , 5F083ZA20 , 5L106AA01 , 5L106DD04 , 5L106DD12 , 5L106GG07

前のページに戻る