特許
J-GLOBAL ID：200903028465964275
割込みエミュレータ
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-209881
公開番号（公開出願番号）：特開平6-059909
出願日： 1992年08月06日
公開日（公表日）： 1994年03月04日
要約：
【要約】【目的】CPUの機能を代行するLSIチップと周辺機能を代行するチップとでマイコンをエミュレートする場合のチップ間のインターフェースを簡単にする。【構成】多重割込み制御の結果、選択された割込み要求に対応するプライオリティフラグ(P2i,P1i,P0i)30の値をベクタのアクノリッジ信号19に同期してデータバス17上に出力する出力バッファ23を設け、この時、同時にベクタROM22に格納されるアドレス情報もデータバス17に出力させる。このデータバス17を介してデータバス上の優先度情報とアドレス情報とをCPU10に伝達する。CPU10は、データバス17上の優先度情報とアドレス情報の中から優先度情報だけを優先順位ステータスフラグ11に格納する。
請求項（抜粋）：
中央処理装置と、この中央処理装置が実行中のプログラムの優先度を指定する第1のフラグを記憶する第1のフラグ記憶手段とを少なくとも含む第1のLSIチップと、割込み要求に対応する優先度を指定する第2のフラグで指定され前記第1のフラグよりも優先度の高い割込み要求を検出して前記中央処理装置に対してベクタ割込み起動信号を発生する制御回路と、割込み処理プログラムの先頭番地を格納したメモリのアドレス情報を記憶する記憶手段と、前記第1のLSIチップとのデータ転送を行なうデータバスとを少なくとも含む第2のLSIチップとで割込み機能をエミュレートする割込みエミュレータにおいて、前記制御回路で検出された割込み要求に対応する前記第2のフラグの優先度と前記記憶手段とアドレス情報とを同時に前記データバス上に出力する出力手段と、前記データバス上の優先度信号を前記第1のフラグ記憶手段に格納する第2の手段とを備えたこを特徴とする割込みエミュレータ。
IPC (2件)：
G06F 9/46 310
, G06F 11/22 340
