特許
J-GLOBAL ID：200903028531912346
レイアウト設計方法
発明者：
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出願人/特許権者：
代理人 (1件)：
三好 秀和 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-145627
公開番号（公開出願番号）：特開平5-343522
出願日： 1992年06月05日
公開日（公表日）： 1993年12月24日
要約：
【要約】【構成】 クリティカルパスの各ネット毎に要求時間と予想遅延時間との差、ネットスラック(Δt1〜Δt10)を求める。分岐・合流点X,Yで分解された各サブパス毎に、ネットスラックの和からサブパススラック(ΔT1=Δt6+Δt7+Δt8,ΔT2=Δt4+Δt5,ΔT3=Δt9+Δt10,ΔT4=Δt1+Δt2,Δt3)を求め、分岐・合流点X,Yを共有するサブパス間のサブパススラックの差をΔサブパススラック(Δa=ΔT1-{Δt3+min(ΔT2,ΔT3)},Δb=ΔT2-ΔT3,Δc=0)として求める。分岐・合流点X,Yを共有するサブパスの中で最小サブパススラックをサブパスに対する制約として設定する。分岐・合流点がないサブパスは、サブパススラックを最小サブパススラックとし、Δサブパススラックはゼロとする。【効果】 タイミング的に最もクリティカルな部分パスが容易に抽出出来、タイミング最適化が効率よく実行可能。
請求項（抜粋）：
半導体集積回路のレイアウト設計の際に、フリップフロップ間およびフリップフロップとチップのI/O間を結ぶセルとネットの連鎖からなるパスに対して要求される遅延時間を、パスを構成する各ネットに割り当て、これを各ネットに対する要求時間とし、このネットに対する要求時間と当該ネットの予想配線長から見積もった遅延時間との差を当該ネットのスラック値とし、前記パスをパスの分岐・合流点で分割してサブパスを構成し、各サブパスに対して同サブパスを構成するネットのスラック値の和を同サブパスに対するスラック値とし、前記パスに分岐・合流点がある場合、分岐・合流点を共有するサブパス間のスラック値の差をΔサブパススラックとし、分岐・合流点を共有するサブパスの中の最小スラック値を各サブパスに対する遅延制約として設定することを特徴とするレイアウト設計方法。
IPC (2件)：
H01L 21/82
, G06F 15/60 370
